source: PROJECT_SMART_EEG/trunk/hw/sync_sys/video_codec/video_codec.v

Last change on this file was 89, checked in by szahmed, 11 years ago

Added Headline comments for Verilog files explaining their brief properties, version number etc.

File size: 2.6 KB
Line 
1/********************************************************************
2 *                    COPYRIGHT LIP6 2014
3 *-----------------------------------------------------------------*/
4/**
5 * @file    video_codec.v
6 * @brief   Performs Video Compression and Downscaled raw video bypass
7 *
8 * This module receives the RAW video data from Frame Grabber via AvalonST sink. It performs Video Compression and Downscaled RAW video bypass (for live preview),
9 * it adds time-stamp to the video frames that is received via AvalonST sink from synchro module. It transmitts the RAW and Compressed Data to stream merger via AvalonST sources
10 *
11 * @author  S. Z. Ahmed         <syed-zahid.ahmed@lip6.fr>
12 * @author  L. Lambert          <laurent.lambert@lip6.fr>
13 * @date    Fri. 28 Feb. 2014
14 *
15 * Revision History
16 * @version  V1.0  Fri. 28 Feb. 2014 {Initial Arch.: Template file created with qsys gui}
17 *
18 *******************************************************************/
19
20`timescale 1 ps / 1 ps
21module video_codec #(
22                parameter AUTO_CLOCK_CLOCK_RATE = "-1"
23        ) (
24                input  wire        clk,                //     clock.clk
25                input  wire        reset,              //     reset.reset
26                input  wire [7:0]  avs_ctrl_address,     //      ctrl.address
27                input  wire        avs_ctrl_read,        //          .read
28                output wire [31:0] avs_ctrl_readdata,    //          .readdata
29                input  wire        avs_ctrl_write,       //          .write
30                input  wire [31:0] avs_ctrl_writedata,   //          .writedata
31                output wire        avs_ctrl_waitrequest, //          .waitrequest
32                input  wire [31:0] asi_raw_video_data,       // raw_video.data
33                output wire        asi_raw_video_ready,      //          .ready
34                input  wire        asi_raw_video_valid,      //          .valid
35                input  wire        aso_raw_video_ds_ready,     //      raw_video_ds.ready
36                output wire        aso_raw_video_ds_valid,     //          .valid
37                output wire [31:0] aso_raw_video_ds_data,       //          .data
38                input  wire        aso_comp_video_ready,     //      comp_video.ready
39                output wire        aso_comp_video_valid,     //          .valid
40                output wire [31:0] aso_comp_video_data,       //          .data
41                input  wire [31:0] asi_ts_data,       //        ts.data
42                output wire        asi_ts_ready,      //           .ready
43                input  wire        asi_ts_valid      //           .valid
44        );
45
46        // TODO: Auto-generated HDL template
47
48        assign avs_s0_waitrequest = 1'b0;
49
50        assign avs_s0_readdata = 32'b00000000000000000000000000000000;
51
52        assign asi_in0_ready = 1'b0;
53
54        assign aso_out0_valid = 1'b0;
55
56        assign aso_out0_data = 32'b00000000000000000000000000000000;
57
58endmodule
Note: See TracBrowser for help on using the repository browser.