source: trunk/IPs/systemC/processor/Morpheo/Behavioural/Core/Multi_Front_end/Front_end/Ifetch_unit/SelfTest/src/test.cpp @ 85

Last change on this file since 85 was 85, checked in by rosiere, 16 years ago
  • Ifetch_unit : systemC test ok
  • modif shell script and makefile.tools : SHELL=/bin/bash
  • Property svn:keywords set to Id
File size: 19.8 KB
Line 
1/*
2 * $Id: test.cpp 85 2008-05-14 13:09:48Z rosiere $
3 *
4 * [ Description ]
5 *
6 * Test
7 */
8
9#define NB_ITERATION  128
10#define CYCLE_MAX     (128*NB_ITERATION)
11
12#include "Behavioural/Core/Multi_Front_end/Front_end/Ifetch_unit/SelfTest/include/test.h"
13#include "../../../../../../../../Environment/Queue/include/Sort_Queue.h"
14#include "Common/include/Test.h"
15#include "Behavioural/include/Allocation.h"
16
17//using namespace environment;
18using namespace environment::queue;
19
20class cache_req_t
21{
22public : Tpacket_t  packet;
23public : Taddress_t address;
24
25public : cache_req_t (Tpacket_t  packet,
26                      Taddress_t address)
27  {
28    this->packet  = packet ;
29    this->address = address;
30  }
31};
32
33void test (string name,
34           morpheo::behavioural::core::multi_front_end::front_end::ifetch_unit::Parameters * _param)
35{
36  msg(_("<%s> : Simulation SystemC.\n"),name.c_str());
37
38#ifdef STATISTICS
39  morpheo::behavioural::Parameters_Statistics * _parameters_statistics = new morpheo::behavioural::Parameters_Statistics (5,1024);
40#endif
41
42  Ifetch_unit * _Ifetch_unit = new Ifetch_unit
43    (name.c_str(),
44#ifdef STATISTICS
45     _parameters_statistics,
46#endif
47     _param,
48     USE_ALL);
49 
50#ifdef SYSTEMC
51  /*********************************************************************
52   * Déclarations des signaux
53   *********************************************************************/
54  string rename;
55
56  sc_clock              *  in_CLOCK  = new sc_clock ("clock", 1.0, 0.5);         
57  sc_signal<Tcontrol_t> *  in_NRESET = new sc_signal<Tcontrol_t> ("NRESET");
58
59  ALLOC_SC_SIGNAL (out_ICACHE_REQ_VAL                     ,"out_ICACHE_REQ_VAL                     ",Tcontrol_t           );
60  ALLOC_SC_SIGNAL ( in_ICACHE_REQ_ACK                     ," in_ICACHE_REQ_ACK                     ",Tcontrol_t           );
61//ALLOC_SC_SIGNAL (out_ICACHE_REQ_THREAD_ID               ,"out_ICACHE_REQ_THREAD_ID               ",Tcontext_t           );
62  ALLOC_SC_SIGNAL (out_ICACHE_REQ_PACKET_ID               ,"out_ICACHE_REQ_PACKET_ID               ",Tpacket_t            );
63  ALLOC_SC_SIGNAL (out_ICACHE_REQ_ADDRESS                 ,"out_ICACHE_REQ_ADDRESS                 ",Ticache_instruction_t);
64  ALLOC_SC_SIGNAL (out_ICACHE_REQ_TYPE                    ,"out_ICACHE_REQ_TYPE                    ",Ticache_type_t       );
65  ALLOC_SC_SIGNAL ( in_ICACHE_RSP_VAL                     ," in_ICACHE_RSP_VAL                     ",Tcontrol_t           );
66  ALLOC_SC_SIGNAL (out_ICACHE_RSP_ACK                     ,"out_ICACHE_RSP_ACK                     ",Tcontrol_t           );
67//ALLOC_SC_SIGNAL ( in_ICACHE_RSP_THREAD_ID               ," in_ICACHE_RSP_THREAD_ID               ",Tcontext_t           );
68  ALLOC_SC_SIGNAL ( in_ICACHE_RSP_PACKET_ID               ," in_ICACHE_RSP_PACKET_ID               ",Tpacket_t            );
69  ALLOC1_SC_SIGNAL( in_ICACHE_RSP_INSTRUCTION             ," in_ICACHE_RSP_INSTRUCTION             ",Ticache_instruction_t,_param->_nb_instruction);
70  ALLOC_SC_SIGNAL ( in_ICACHE_RSP_ERROR                   ," in_ICACHE_RSP_ERROR                   ",Ticache_error_t      );
71  ALLOC_SC_SIGNAL (out_PREDICT_VAL                        ,"out_PREDICT_VAL                        ",Tcontrol_t           );
72  ALLOC_SC_SIGNAL ( in_PREDICT_ACK                        ," in_PREDICT_ACK                        ",Tcontrol_t           );
73  ALLOC_SC_SIGNAL (out_PREDICT_PC_PREVIOUS                ,"out_PREDICT_PC_PREVIOUS                ",Tgeneral_address_t   );
74  ALLOC_SC_SIGNAL (out_PREDICT_PC_CURRENT                 ,"out_PREDICT_PC_CURRENT                 ",Tgeneral_address_t   );
75  ALLOC_SC_SIGNAL (out_PREDICT_PC_CURRENT_IS_DS_TAKE      ,"out_PREDICT_PC_CURRENT_IS_DS_TAKE      ",Tcontrol_t           );
76  ALLOC_SC_SIGNAL ( in_PREDICT_PC_NEXT                    ," in_PREDICT_PC_NEXT                    ",Tgeneral_address_t   );
77  ALLOC_SC_SIGNAL ( in_PREDICT_PC_NEXT_IS_DS_TAKE         ," in_PREDICT_PC_NEXT_IS_DS_TAKE         ",Tcontrol_t           );
78  ALLOC1_SC_SIGNAL( in_PREDICT_INSTRUCTION_ENABLE         ," in_PREDICT_INSTRUCTION_ENABLE         ",Tcontrol_t           ,_param->_nb_instruction);
79  ALLOC_SC_SIGNAL ( in_PREDICT_INST_IFETCH_PTR            ," in_PREDICT_INST_IFETCH_PTR            ",Tinst_ifetch_ptr_t   );
80  ALLOC_SC_SIGNAL ( in_PREDICT_BRANCH_STATE               ," in_PREDICT_BRANCH_STATE               ",Tbranch_state_t      );
81  ALLOC_SC_SIGNAL ( in_PREDICT_BRANCH_UPDATE_PREDICTION_ID," in_PREDICT_BRANCH_UPDATE_PREDICTION_ID",Tprediction_ptr_t    );
82  ALLOC1_SC_SIGNAL(out_DECOD_VAL                          ,"out_DECOD_VAL                          ",Tcontrol_t           ,_param->_nb_instruction);
83  ALLOC1_SC_SIGNAL( in_DECOD_ACK                          ," in_DECOD_ACK                          ",Tcontrol_t           ,_param->_nb_instruction);
84  ALLOC1_SC_SIGNAL(out_DECOD_INSTRUCTION                  ,"out_DECOD_INSTRUCTION                  ",Tinstruction_t       ,_param->_nb_instruction);
85//ALLOC_SC_SIGNAL (out_DECOD_CONTEXT_ID                   ,"out_DECOD_CONTEXT_ID                   ",Tcontext_t           );
86  ALLOC_SC_SIGNAL (out_DECOD_ADDRESS                      ,"out_DECOD_ADDRESS                      ",Tgeneral_address_t   );
87  ALLOC_SC_SIGNAL (out_DECOD_INST_IFETCH_PTR              ,"out_DECOD_INST_IFETCH_PTR              ",Tinst_ifetch_ptr_t   );
88  ALLOC_SC_SIGNAL (out_DECOD_BRANCH_STATE                 ,"out_DECOD_BRANCH_STATE                 ",Tbranch_state_t      );
89  ALLOC_SC_SIGNAL (out_DECOD_BRANCH_UPDATE_PREDICTION_ID  ,"out_DECOD_BRANCH_UPDATE_PREDICTION_ID  ",Tprediction_ptr_t    );
90  ALLOC_SC_SIGNAL (out_DECOD_EXCEPTION                    ,"out_DECOD_EXCEPTION                    ",Texception_t         );
91  ALLOC_SC_SIGNAL ( in_EVENT_VAL                          ," in_EVENT_VAL                          ",Tcontrol_t           );
92  ALLOC_SC_SIGNAL (out_EVENT_ACK                          ,"out_EVENT_ACK                          ",Tcontrol_t           );
93  ALLOC_SC_SIGNAL ( in_EVENT_ADDRESS                      ," in_EVENT_ADDRESS                      ",Tgeneral_address_t   );
94 
95  /********************************************************
96   * Instanciation
97   ********************************************************/
98 
99  msg(_("<%s> : Instanciation of _Ifetch_unit.\n"),name.c_str());
100
101  (*(_Ifetch_unit->in_CLOCK))        (*(in_CLOCK));
102  (*(_Ifetch_unit->in_NRESET))       (*(in_NRESET));
103
104  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_ICACHE_REQ_VAL                     );
105  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_ICACHE_REQ_ACK                     );
106//INSTANCE_SC_SIGNAL (_Ifetch_unit,out_ICACHE_REQ_THREAD_ID               );
107  if (_param->_have_port_queue_ptr)
108  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_ICACHE_REQ_PACKET_ID               );
109  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_ICACHE_REQ_ADDRESS                 );
110  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_ICACHE_REQ_TYPE                    );
111  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_ICACHE_RSP_VAL                     );
112  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_ICACHE_RSP_ACK                     );
113//INSTANCE_SC_SIGNAL (_Ifetch_unit, in_ICACHE_RSP_THREAD_ID               );
114  if (_param->_have_port_queue_ptr)
115  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_ICACHE_RSP_PACKET_ID               );
116  INSTANCE1_SC_SIGNAL(_Ifetch_unit, in_ICACHE_RSP_INSTRUCTION             ,_param->_nb_instruction);
117  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_ICACHE_RSP_ERROR                   );
118  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_PREDICT_VAL                        );
119  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_PREDICT_ACK                        );
120  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_PREDICT_PC_PREVIOUS                );
121  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_PREDICT_PC_CURRENT                 );
122  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_PREDICT_PC_CURRENT_IS_DS_TAKE      );
123  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_PREDICT_PC_NEXT                    );
124  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_PREDICT_PC_NEXT_IS_DS_TAKE         );
125  INSTANCE1_SC_SIGNAL(_Ifetch_unit, in_PREDICT_INSTRUCTION_ENABLE         ,_param->_nb_instruction);
126  if (_param->_have_port_instruction_ptr)
127  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_PREDICT_INST_IFETCH_PTR            );
128  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_PREDICT_BRANCH_STATE               );
129  if (_param->_have_port_branch_update_prediction_id)
130  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_PREDICT_BRANCH_UPDATE_PREDICTION_ID);
131  INSTANCE1_SC_SIGNAL(_Ifetch_unit,out_DECOD_VAL                          ,_param->_nb_instruction);
132  INSTANCE1_SC_SIGNAL(_Ifetch_unit, in_DECOD_ACK                          ,_param->_nb_instruction);
133  INSTANCE1_SC_SIGNAL(_Ifetch_unit,out_DECOD_INSTRUCTION                  ,_param->_nb_instruction);
134//INSTANCE_SC_SIGNAL (_Ifetch_unit,out_DECOD_CONTEXT_ID                   );
135  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_DECOD_ADDRESS                      );
136  if (_param->_have_port_instruction_ptr)
137  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_DECOD_INST_IFETCH_PTR              );
138  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_DECOD_BRANCH_STATE                 );
139  if (_param->_have_port_branch_update_prediction_id)
140  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_DECOD_BRANCH_UPDATE_PREDICTION_ID  );
141  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_DECOD_EXCEPTION                    );
142  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_EVENT_VAL                          );
143  INSTANCE_SC_SIGNAL (_Ifetch_unit,out_EVENT_ACK                          );
144  INSTANCE_SC_SIGNAL (_Ifetch_unit, in_EVENT_ADDRESS                      );
145
146  msg(_("<%s> : Start Simulation ............\n"),name.c_str());
147   
148  Time * _time = new Time();
149
150  /********************************************************
151   * Simulation - Begin
152   ********************************************************/
153
154  // Initialisation
155
156  const uint32_t seed = 0;
157//const uint32_t seed = static_cast<uint32_t>(time(NULL));
158
159  srand(seed);
160
161  const  int32_t percent_transaction_icache_req = 75;
162  const  int32_t percent_transaction_icache_rsp = 75;
163  const  int32_t percent_transaction_predict    = 75;
164  const  int32_t percent_transaction_event      =  5;
165  const  int32_t percent_hit                    = 90;
166  const uint32_t delay_miss_min                 =  5;
167  const uint32_t delay_miss_max                 = 10;
168
169  SC_START(0);
170  LABEL("Initialisation");
171
172  uint32_t        jump          = 7 ;// packet
173  uint32_t        nb_packet_in  = 1;
174  uint32_t        nb_packet_out = 1;
175
176  Tcontrol_t      c_val   = false;
177  Tcontrol_t      n_val   = false;
178  Tcontrol_t      nn_val  = false;
179
180  Tgeneral_data_t c_addr  = 0x100;
181  Tgeneral_data_t n_addr  = 0x100;
182  Tgeneral_data_t nn_addr = 0x100;
183
184  Tcontrol_t      c_enable [_param->_nb_instruction];
185  Tcontrol_t      n_enable [_param->_nb_instruction];
186
187  Tcontrol_t      c_is_ds_take   = 0;
188  Tcontrol_t      n_is_ds_take   = 0;           
189  Tcontrol_t      nn_is_ds_take  = 0;
190
191  bool            slot_use [_param->_size_queue];
192
193  environment::queue::Parameters * param_cache = new environment::queue::Parameters(_param->_size_queue);
194  Sort_Queue<cache_req_t*>       * cache       = new Sort_Queue<cache_req_t*>      ("cache",param_cache);
195
196  cache->reset();
197
198  for (uint32_t i=0; i<_param->_size_queue; i++)
199    slot_use [i] = false;
200
201  c_enable [0] = 1;
202  for (uint32_t i=1; i<_param->_nb_instruction; i++)
203    c_enable [i] = 0;
204
205  LABEL("Reset");
206  in_NRESET->write(0);
207  SC_START(5);
208  in_NRESET->write(1); 
209
210  LABEL("Test no out val/ack");
211 
212  TEST(Tcontrol_t,out_ICACHE_REQ_VAL->read(), 0);
213  TEST(Tcontrol_t,out_ICACHE_RSP_ACK->read(), 1);
214  TEST(Tcontrol_t,out_PREDICT_VAL   ->read(), 1);
215  TEST(Tcontrol_t,out_EVENT_ACK     ->read(), 1);
216
217  for (uint32_t i=0; i<_param->_nb_instruction; i++)
218    TEST(Tcontrol_t,out_DECOD_VAL [i]->read(), 0);
219
220  LABEL("Send Reset");
221  do 
222    {
223      in_EVENT_VAL    ->write(1);
224      in_EVENT_ADDRESS->write(n_addr);
225      SC_START(1); 
226    } while (out_EVENT_ACK->read() == false);
227  in_EVENT_VAL    ->write(0);
228
229  n_val = 1;
230
231  LABEL("Loop of Test");
232
233  for (uint32_t iteration=0; iteration<NB_ITERATION; iteration ++)
234    {
235      LABEL("Iteration %d",iteration);
236
237      // PREDICT
238      {
239        in_PREDICT_ACK  ->write((rand()%100)<percent_transaction_predict);
240       
241        SC_START(0);
242
243        Taddress_t addr  = (out_PREDICT_PC_CURRENT_IS_DS_TAKE->read())?out_PREDICT_PC_PREVIOUS->read():out_PREDICT_PC_CURRENT->read();
244
245        uint32_t   begin = addr%_param->_nb_instruction;
246        uint32_t   end   = ((begin<<1)>_param->_nb_instruction)?(_param->_nb_instruction-1):(begin<<1);
247        Tcontrol_t take  = (nb_packet_in%jump)==0;
248       
249        if (take)
250          addr += 0x100;
251        else
252          addr += end-begin+1;
253
254        for (uint32_t i=0; i<_param->_nb_instruction; i++)
255        in_PREDICT_INSTRUCTION_ENABLE     [i] ->write((i>=begin) and (i<=end));
256        in_PREDICT_PC_NEXT                    ->write(addr);
257        in_PREDICT_PC_NEXT_IS_DS_TAKE         ->write(take);
258        in_PREDICT_INST_IFETCH_PTR            ->write(0);
259        in_PREDICT_BRANCH_STATE               ->write(0);
260        in_PREDICT_BRANCH_UPDATE_PREDICTION_ID->write(0);
261      }
262
263      // DECOD
264      {
265        uint32_t nb_decod = (rand()%_param->_nb_instruction);
266
267        for (uint32_t i=0; i<_param->_nb_instruction; i++)
268          in_DECOD_ACK [i]->write(i<=nb_decod);
269      }
270
271      // EVENT
272      in_EVENT_VAL    ->write((rand()%100)<percent_transaction_event  );
273      in_EVENT_ADDRESS->write(0x100);
274
275      // ICACHE_REQ
276      in_ICACHE_REQ_ACK->write((rand()%100)<percent_transaction_icache_req);
277
278      // ICACHE_RSP
279      {
280        Tcontrol_t val = false;
281        if (not cache->empty())
282          {
283            slot_t<cache_req_t *> cache_rsp = cache->read();
284
285            val = (cache_rsp._delay == 0);
286           
287            Tpacket_t  packet  = cache_rsp._data->packet ;
288            Taddress_t address = cache_rsp._data->address;
289           
290            in_ICACHE_RSP_PACKET_ID      ->write(packet);
291            for (uint32_t i=0; i<_param->_nb_instruction; i++)
292            in_ICACHE_RSP_INSTRUCTION [i]->write(address+i);
293            in_ICACHE_RSP_ERROR          ->write(0);
294          }
295
296        in_ICACHE_RSP_VAL->write(val);
297      }
298
299      //-------------------------------------------------
300      SC_START(0);
301      //-------------------------------------------------
302
303      if (out_ICACHE_REQ_VAL->read() and in_ICACHE_REQ_ACK->read())
304        {
305          LABEL("ICACHE_REQ : Transaction accepted");
306
307          Tpacket_t  packet  = (_param->_have_port_queue_ptr)?out_ICACHE_REQ_PACKET_ID->read():0;
308          Taddress_t address = out_ICACHE_REQ_ADDRESS->read();
309
310          TEST(bool      ,slot_use[packet], false);
311          TEST(Taddress_t,address         ,c_addr);
312
313          slot_use[packet] = true;
314
315          uint32_t delay;
316          if ((rand()%100)<percent_hit)
317            delay = 1;
318          else
319            delay = delay_miss_min + (rand()%(delay_miss_max-delay_miss_min+1));
320
321          cache_req_t * cache_req = new cache_req_t(packet,address);
322          cache->push(delay,cache_req);
323
324          c_val = 0;
325          nb_packet_in ++;
326        }
327
328      {
329        bool find=false;
330
331        Taddress_t addr=out_DECOD_ADDRESS->read();
332        for (uint32_t i=0; i<_param->_nb_instruction; i++)
333          if (out_DECOD_VAL[i]->read() and in_DECOD_ACK [i]->read())
334            {
335              Tinstruction_t inst = out_DECOD_INSTRUCTION[i]->read();
336              LABEL("DECOD [%d]  : Transaction accepted",i);
337              LABEL("  address     : 0x%x",addr);
338              LABEL("  instruction : 0x%x",inst);
339
340              find = true;
341              TEST(Tinstruction_t,inst,addr+i);
342            }
343
344        if (find)
345          {
346            if (_param->_have_port_instruction_ptr)
347            TEST(Tinst_ifetch_ptr_t, out_DECOD_INST_IFETCH_PTR            ->read(), 0);
348            TEST(Tbranch_state_t   , out_DECOD_BRANCH_STATE               ->read(), 0);
349            if (_param->_have_port_branch_update_prediction_id)
350            TEST(Tprediction_ptr_t , out_DECOD_BRANCH_UPDATE_PREDICTION_ID->read(), 0);
351            TEST(Texception_t      , out_DECOD_EXCEPTION                  ->read(), 0);
352          }
353      }
354     
355      if (in_ICACHE_RSP_VAL->read() and out_ICACHE_RSP_ACK->read())
356        {
357          LABEL("ICACHE_RSP : Transaction accepted");
358
359          slot_use[cache->read()._data->packet] = false;
360
361          cache->pop();
362        }
363
364      if (out_PREDICT_VAL->read() and in_PREDICT_ACK->read())
365        {
366          LABEL("PREDICT    : Transaction accepted");
367
368          if (c_val)
369          TEST(Tgeneral_address_t,out_PREDICT_PC_PREVIOUS          ->read(),c_addr      );
370          TEST(Tgeneral_address_t,out_PREDICT_PC_CURRENT           ->read(),n_addr      );
371          TEST(Tcontrol_t        ,out_PREDICT_PC_CURRENT_IS_DS_TAKE->read(),n_is_ds_take);
372
373          nn_val        = true;
374          nn_addr       = in_PREDICT_PC_NEXT           ->read();
375          nn_is_ds_take = in_PREDICT_PC_NEXT_IS_DS_TAKE->read();
376       
377          for (uint32_t i=0; i<_param->_nb_instruction; i++)
378          n_enable [i]  = in_PREDICT_INSTRUCTION_ENABLE [i]->read();
379        }
380
381      if (not c_val)
382        {
383          if (n_val and nn_val)
384            {
385              c_val        = 1;
386              c_addr       = n_addr;
387              c_is_ds_take = n_is_ds_take;
388
389              for (uint32_t i=0; i<_param->_nb_instruction; i++)
390                c_enable [i] = n_enable [i];
391             
392              n_val        = 1;
393              n_addr       = nn_addr;
394              n_is_ds_take = nn_is_ds_take;
395             
396              nn_val       = 0;
397            }
398        }
399
400      if (in_EVENT_VAL->read() and out_EVENT_ACK->read())
401        {
402          LABEL("EVENT      : Transaction accepted");
403
404          c_val           = false;
405          n_val           = true;
406          nn_val          = false;
407
408          n_addr         = in_EVENT_ADDRESS->read();
409          n_is_ds_take   = 0;
410
411          n_enable [0] = 1;
412          for (uint32_t i=1; i<_param->_nb_instruction; i++)
413            n_enable [i] = 0;
414        }
415
416     
417      {
418        string str_c_enable = "";
419        string str_n_enable = "";
420
421        for (uint32_t i=0; i<_param->_nb_instruction; i++)
422          {
423            str_c_enable += " " + toString(c_enable [i]);
424            str_n_enable += " " + toString(n_enable [i]);
425          }
426
427        LABEL("-----------------------------------");
428        LABEL("  * nb_packet_in  : %d",nb_packet_in);
429        LABEL("  * nb_packet_out : %d",nb_packet_out);
430        LABEL("  * pc   : %d %d %.8x %s",c_val  ,c_is_ds_take , c_addr ,str_c_enable.c_str());
431        if (nn_val)
432          {
433        LABEL("  * pc+4 : %d %d %.8x %s",n_val  ,n_is_ds_take , n_addr ,str_n_enable.c_str());
434          }
435        else
436          {
437        LABEL("  * pc+4 : %d %d %.8x"   ,n_val  ,n_is_ds_take , n_addr );
438          }
439        LABEL("  * pc+8 : %d %d %.8x"   ,nn_val ,nn_is_ds_take, nn_addr);
440        LABEL("-----------------------------------");
441      }
442
443      SC_START(1);
444      cache->transition();
445    }
446
447  /********************************************************
448   * Simulation - End
449   ********************************************************/
450
451  TEST_OK ("End of Simulation");
452  delete _time;
453
454  msg(_("<%s> : ............ Stop Simulation\n"),name.c_str());
455
456  delete in_CLOCK;
457  delete in_NRESET;
458
459  delete    out_ICACHE_REQ_VAL                      ;
460  delete     in_ICACHE_REQ_ACK                      ;
461//delete    out_ICACHE_REQ_THREAD_ID                ;
462  delete    out_ICACHE_REQ_PACKET_ID                ;
463  delete    out_ICACHE_REQ_ADDRESS                  ;
464  delete    out_ICACHE_REQ_TYPE                     ;
465
466  delete     in_ICACHE_RSP_VAL                      ;
467  delete    out_ICACHE_RSP_ACK                      ;
468//delete     in_ICACHE_RSP_THREAD_ID                ;
469  delete     in_ICACHE_RSP_PACKET_ID                ;
470  delete []  in_ICACHE_RSP_INSTRUCTION              ;
471  delete     in_ICACHE_RSP_ERROR                    ;
472
473  delete    out_PREDICT_VAL                         ;
474  delete     in_PREDICT_ACK                         ;
475  delete    out_PREDICT_PC_PREVIOUS                 ;
476  delete    out_PREDICT_PC_CURRENT                  ;
477  delete    out_PREDICT_PC_CURRENT_IS_DS_TAKE       ;
478  delete     in_PREDICT_PC_NEXT                     ;
479  delete     in_PREDICT_PC_NEXT_IS_DS_TAKE          ;
480  delete []  in_PREDICT_INSTRUCTION_ENABLE          ;
481  delete     in_PREDICT_INST_IFETCH_PTR             ;
482  delete     in_PREDICT_BRANCH_STATE                ;
483  delete     in_PREDICT_BRANCH_UPDATE_PREDICTION_ID ;
484
485  delete [] out_DECOD_VAL                           ;
486  delete []  in_DECOD_ACK                           ;
487  delete [] out_DECOD_INSTRUCTION                   ;
488//delete    out_DECOD_CONTEXT_ID                    ;
489  delete    out_DECOD_ADDRESS                       ;
490  delete    out_DECOD_INST_IFETCH_PTR               ;
491  delete    out_DECOD_BRANCH_STATE                  ;
492  delete    out_DECOD_BRANCH_UPDATE_PREDICTION_ID   ;
493  delete    out_DECOD_EXCEPTION                     ;
494
495  delete     in_EVENT_VAL                           ;
496  delete    out_EVENT_ACK                           ;
497  delete     in_EVENT_ADDRESS                       ;
498
499  delete    param_cache;
500  delete    cache;
501#endif
502
503  delete _Ifetch_unit;
504#ifdef STATISTICS
505  delete _parameters_statistics;
506#endif
507}
Note: See TracBrowser for help on using the repository browser.