Ignore:
Timestamp:
Apr 17, 2009, 12:35:37 AM (15 years ago)
Author:
rosiere
Message:

1) Fix bug with previous commit
2) Add test libc
3) Change Dhrystone

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/IPs/systemC/Environment/src/Environment_transition.cpp

    r101 r114  
    130130                    if (bus_error == true)
    131131                      {
    132                         std::cout << "Icache : have a bus error" << std::endl
    133                                   << "  * entity     : " << i << std::endl
    134                                   << "  * port       : " << j << std::endl
    135                                   << std::hex
    136                                   << "  * req_addr   : " << address << std::endl
    137                                   << std::dec
    138                                   << "  * req_trdid  : " << context << std::endl
    139                                   << "  * req_pktid  : " << packet  << std::endl;
     132                        _cout(ENVIRONMENT,"  * Icache : have a bus error\n");
     133                        _cout(ENVIRONMENT,"    * entity     : %d\n",i);
     134                        _cout(ENVIRONMENT,"    * port       : %d\n",j);
     135                        _cout(ENVIRONMENT,"    * req_addr   : %x\n",address);
     136                        _cout(ENVIRONMENT,"    * req_trdid  : %d\n",context);
     137                        _cout(ENVIRONMENT,"    * req_pktid  : %d\n",packet );
    140138
    141139                        // Write in instruction [0] the bad address (only 32bit ....)
    … …  
    211209                data::Entity      entity    = component_data->entity(static_cast<uint32_t>(address),nb_bytes);
    212210
    213                 std::cout << entity << std::endl;
     211//              std::cout << entity << std::endl;
    214212               
    215213                // Test the type of the address
    … …  
    377375                                if (must_write == false)
    378376                                  {
    379                                     std::cerr << "<Environment::transition> SIM2OS[0] is not accessible in Read" << std::endl;
     377                                    _cerr("<Environment::transition> SIM2OS[0] is not accessible in Read\n");
    380378                                    bus_error = true;
    381379                                  }
    … …  
    391389                                if (must_read == false)
    392390                                  {
    393                                     std::cerr << "<Environment::transition> SIM2OS[1] is not accessible in Write" << std::endl;
     391                                    _cerr("<Environment::transition> SIM2OS[1] is not accessible in Write\n");
    394392                                    bus_error = true;
    395393                                  }
    … …  
    408406                                if (must_read == false)
    409407                                  {
    410                                     std::cerr << "<Environment::transition> SIM2OS[2] is not accessible in Write" << std::endl;
     408                                    _cerr("<Environment::transition> SIM2OS[2] is not accessible in Write\n");
    411409                                    bus_error = true;
    412410                                  }
    … …  
    426424                                  if (must_write == false)
    427425                                    {
    428                                       std::cerr << "<Environment::transition> SIM2OS[" << num_reg << "] is not accessible in Read" << std::endl;
     426                                      _cerr("<Environment::transition> SIM2OS[%d] is not accessible in Read\n",num_reg);
    429427                                      bus_error = true;
    430428                                    }
    … …  
    443441                      default :
    444442                        {
    445                           std::cerr << "<Environment::transition> Dcache_req : Unknow type" << std::endl;
     443                          _cerr("<Environment::transition> Dcache_req : Unknow type\n");
    446444                          exit(1);
    447445                          break;
    … …  
    482480                    if (bus_error == true)
    483481                      {
    484                         std::cout << "Dcache : have a bus error" << std::endl
    485                                   << "  * entity     : " << i << std::endl
    486                                   << "  * port       : " << j << std::endl
    487                                   << std::hex
    488                                   << "  * req_addr   : 0x" << address << std::endl
    489                                   << std::dec
    490                                   << "  * req_trdid  : " << context << std::endl
    491                                   << "  * req_pktid  : " << packet  << std::endl;
     482                        _cout(ENVIRONMENT,"  * Dcache : have a bus error\n");
     483                        _cout(ENVIRONMENT,"    * entity     : %d\n",i);
     484                        _cout(ENVIRONMENT,"    * port       : %d\n",j);
     485                        _cout(ENVIRONMENT,"    * req_addr   : 0x%x\n",address);
     486                        _cout(ENVIRONMENT,"    * req_trdid  : %d\n",context);
     487                        _cout(ENVIRONMENT,"    * req_pktid  : %d\n",packet );
    492488
    493489                        // Write in data [0] the bad address (32bit or 64bits    )
Note: See TracChangeset for help on using the changeset viewer.