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Dec 20, 2013, 7:55:55 PM (11 years ago)
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rolagamo
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  • PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v1.00/MultiMPITest.vhd

    r64 r70  
    5858           clk : in  STD_LOGIC;
    5959           reset : in  STD_LOGIC;
     60                          CE : in  STD_LOGIC;
    6061           Core_RAM_Data_Out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
    6162           Core_RAM_Data_In : in  STD_LOGIC_VECTOR (Word-1 downto 0);
    … …  
    7071 
    7172        constant clk_period : time := 10 ns;
    72    constant PROC : positive :=16;
     73   constant PROC : positive :=8;
    7374-- synthesis translate_off
    7475--===================signaux pour l'horloge ==============================
    … …  
    102103           clk =>clkm,
    103104           reset =>reset,
     105                          CE => '1',
    104106           Core_RAM_Data_Out =>MPi_Node_in(1).Ram_Data_out,
    105107           Core_RAM_Data_IN => MPI_Node_out(1).ram_data_in,
    … …  
    120122           clk =>clkm,
    121123           reset =>reset,
     124                          CE => '1',
    122125           Core_RAM_Data_Out =>MPi_Node_in(2).Ram_Data_out,
    123126           Core_RAM_Data_IN => MPI_Node_out(2).ram_data_in,
    … …  
    137140           clk =>clkm,
    138141           reset =>reset,
     142                          CE => '1',
    139143           Core_RAM_Data_Out =>MPi_Node_in(3).Ram_Data_out,
    140144           Core_RAM_Data_IN => MPI_Node_out(3).ram_data_in,
    … …  
    155159           clk =>clkm,
    156160           reset =>reset,
     161                          CE => '1',
    157162           Core_RAM_Data_Out =>MPi_Node_in(4).Ram_Data_out,
    158163           Core_RAM_Data_IN => MPI_Node_out(4).ram_data_in,
    … …  
    174179MPI_Node_in(4).clk<=clkm;
    175180Result<=MPi_Node_out(1).PushOut;
    176 --=============================================================
    177    -- Clock process definitions
    178 --=============================================================
    179 -- synthesis translate_off
    180 -- clk_process :process
    181 --   begin
    182 --              clkm <= '0' ;
    183 --              wait for clk_period/2;
    184 --              clkm <= '1' ;
    185 --              wait for clk_period/2;
    186 --   end process;
    187 -- stim_proc: process
    188 --   begin             
    189       -- hold reset state for 100 ns.
    190 --      reset<='0';
    191 --              wait for 1 ns; 
    192 --              reset<='1';
    193 --      wait for clk_period*10;
    194 --              reset<='0';
    195 --              wait;
    196 --     
    197 --     
    198 --      end process;
    199 -- synthesis translate_on
    200 --================================================================
     181PE_Dyn:for i in 5 to 6 generate
     182PE_i: PE        Generic map (DestId=>i)
     183                        Port Map (
     184                                Instruction => MPi_Node_in(i).Instruction,
     185           Instruction_en => MPi_Node_in(i).Instruction_en,
     186                          Core_PushOut => MPi_Node_out(i).PushOut,
     187           clk =>clkm,
     188           reset =>reset,
     189                          CE => '0',
     190           Core_RAM_Data_Out =>MPi_Node_in(i).Ram_Data_out,
     191           Core_RAM_Data_IN => MPI_Node_out(i).ram_data_in,
     192           Core_RAM_WE => MPI_Node_out(i).ram_we,
     193           Core_RAM_EN => MPI_Node_out(i).ram_en,
     194           --Core_RAM_ENB => MPI_Node_out(2).ram_en,
     195           Core_RAM_Address_Wr => MPI_Node_out(i).ram_address_wr,
     196           Core_RAM_Address_Rd => MPI_Node_out(i).ram_address_rd,
     197           Core_Hold_req => MPI_Node_out(i).hold_req,
     198           Core_Hold_Ack => MPI_Node_in(i).hold_ack
     199);
     200MPI_Node_in(i).reset<=reset;   
     201MPI_Node_in(i).clk<=clkm;
     202end generate PE_Dyn;
    201203END;
Note: See TracChangeset for help on using the changeset viewer.