Cours Architecture des Systèmes Multi-Processeurs

Equipe pédagogique 2023

• Pirouz Bazargan-Sabet
• Franck Wajsbürt
• Quentin Meunier

Enoncés de TP (en français)

• TP1 Protocole Pibus & prototypage virtuel
• TP2 Déploiement de code sur processeur programmable
• TP3 Architecture interne du contrôleur de caches L1
• TP4 Caractérisation et dimensionnement des caches
• TP5 Partage du bus dans les architectures multi-processeurs
• TP6 Entrées/sorties et Interruptions vectorisées
• TP7 Périphériques à capacité DMA
• TP8 Contrôleur de disque et partage des périphériques
• TP9 Applications multi-tâches coopératives
• TP10 Partage du processeur / Commutation des tâches

Practicals subjects (in English)

• TP1 Pibus Protocol & Virtual Prototyping
• TP2 Code deployment on a programmable processor
• TP3 Internal Architecture of the L1 Cache Controller
• TP4 Characterization and Sizing of Caches
• TP5 Bus Sharing in Multi-Processor Architectures
• TP6 Vectorized interrupts / communication with peripherals
• TP7 DMA Controller
• TP8 Disk Controller & Device Sharing
• TP9 Cooperative Multi-Tasking Applications
• TP10 Processor Sharing / Task Switching

Annales d'examen (téléchargeables en format .pdf)

• juin 2010​
• juin 2011​
• juin 2014​

Questions / Réponses

Documents annexes

• Connexion aux machines avec VNC