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Cette UE s'est arrêtée en juin 2020, elle est remplacée par les UE LU3IN029 (L3/S5) et LU3IN031 (L3/S6)

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Architecture Logicielle et Matérielle des Ordinateurs (ALMO) - LU3IN004

​Site annuel du module ALMO sur le site de la licence

Horaires et salles

Cours	lundi	8h45-10h30	Amphi 45B	Franck Wajsbürt
Soutien	lundi	13h00-13h55	14-15 108

G1	lundi	TD:10h45-12h30	24-25 104	TP:14h00-15h45	14-15 307	Franck Wajsbürt
G2	lundi	TD:16h00-17h45	24-25 104	TP:18h00-19h45	14-15 307	Alain Greiner
G3	mercredi	TD:14h00-15h45	24-25 105	TP:16h00-17h45	14-15 307	Quentin Meunier
G4	vendredi	TD:14h00-15h45	24-25 102	TP:16h00-17h45	14-15 303	Pirouz Bazargan / Emmanuelle Encrenaz

Programme

Configuration de votre compte pour les TP (à lire impérativement)

sem	Cours		TD/TP		Interro
37	C0	Vue d'ensemble du module
38	C1	Architecture Externe et Assembleur MIPS32	TD1 TP1	Assembleur MIPS32 / Instructions de base Simulateur MARS
39	C2	Utilisation de la pile & appels de fonctions	TD2 TP2	Utilisation de la pile / appels de fonctions Fonctions imbriquées et récursives
40	C3	Chaine de compilation	TD3 TP3	Assembleur : programme de tri Génération de code avec GCC : exécution avec MARS
41	C4	Architecture de la machine ALMO et GIET	TD4 TP4	Bus système et périphériques Exécution de code sur architecture mono-processeur	Assemb
42	C5	Hiérarchie mémoire et techniques de cache	TD5 TP5	Principe des mémoires caches Effets de cache
43	C6	Caches (suite)	TD6 TP6	Influence des caches sur les performances Mémoires cache : mesure de performance
44	Vacances de la toussaint
45	C7	Entrée dans le GIET	TD7 TP7	Analyse GIET Communications par interruptions	Cache
46	Partiel corrigé
47	C8	Périphériques DMA : contrôleurs disque et réseau	TD8 TP8	Périphériques contrôleurs IOC, DMA et FB
48	C9	Multiplexage temporel & Commutation de tâches	TD9 TP9	Commutation de tâches Commutation de tâches	Giet
49	C10	Programmation parallèle multi-tâches	TD10 TP10	Partage du bus systématiquement Architecture multi-processeur
50	pas de cours mais TD-TP pour les groupes 3 et 4		TD11 TP11	Partage du bus systématiquement Architecture multi-processeur
51	C11	Mémoire virtuelle et MMU/TLB	TD11 TP11	mémoire virtuelle paginée Rattrapage des TP	Switch
52	Vacances de fin d'année
1	Vacances de fin d'année
2	1ère Session d'examen

Documents

• Sujets des TD et TP
• Documentation sur l’architecture matérielle des TP
• Code source du GIET
• Abstraction Binary Interface MIPS

Annales d'examen

• Partiel novembre 2012 (corrigé)
• Examen janvier 2010 (corrigé)
• Examen janvier 2011 (corrigé)
• Examen janvier 2012 (corrigé)
• Partiel almo 2016
• Partiel almo 2017 (corrigé)
• Partiel almo 2018
• Examen juin 2019 (corrigé)
• Partiel novembre 2019 (corrigé)
• Examen janvier 2020 (corrigé)