Changeset 69


Ignore:
Timestamp:
Sep 18, 2013, 1:39:39 PM (11 years ago)
Author:
rolagamo
Message:
 
Location:
PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03
Files:
10 edited

Legend:

Unmodified
Added
Removed

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/CoreTypes.vhd

    r65 r69  
    2323CONSTANT CORE_WPOST_ADR : natural := CORE_BASE_ADR+556;
    2424CONSTANT CORE_WWAIT_ADR : natural := CORE_BASE_ADR+566;
    25 CONSTANT CORE_Rank2port_BASE :NATURAL:=32;
     25CONSTANT CORE_SPAWN_ADR : natural := CORE_BASE_ADR+576;
     26CONSTANT CORE_Rank2port_BASE :NATURAL:=52;
    2627CONSTANT CORE_RANK_ADR : NATURAL:=CORE_BASE_ADR+CORE_Rank2Port_Base;
    2728CONSTANT WIN0_ADR :natural :=4;
    … …  
    5354                IsMain : std_logic; -- indique si la librairie est principal
    5455                Rank : natural range 0 to 16; --donne le rang du processus courant
     56                Spawned: std_logic; --indique que ce module a été activé par la bibliothèque
    5557end record;
    5658
    … …  
    284286
    285287function image(L: std_logic) return String is
    286 variable bit_image: String(1 to 1) := std_logic'image(L);
     288variable bit_image: String(1 to 3) := std_logic'image(L);
    287289begin
    288290return(bit_image(1 to 1));

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/GENERIC_16_16.gise

    r22 r69  
    2929  </files>
    3030
    31   <transforms xmlns="http://www.xilinx.com/XMLSchema"/>
     31  <transforms xmlns="http://www.xilinx.com/XMLSchema">
     32    <transform xil_pn:end_ts="1370435746" xil_pn:name="TRAN_copyInitialToAbstractSimulation" xil_pn:start_ts="1370435746">
     33      <status xil_pn:value="SuccessfullyRun"/>
     34      <status xil_pn:value="ReadyToRun"/>
     35    </transform>
     36    <transform xil_pn:end_ts="1370435746" xil_pn:in_ck="9216248337673135807" xil_pn:name="TRAN_copyAbstractToPostAbstractSimulation" xil_pn:start_ts="1370435746">
     37      <status xil_pn:value="SuccessfullyRun"/>
     38      <status xil_pn:value="ReadyToRun"/>
     39      <outfile xil_pn:name="../CORE_MPI/sim_fifo.vhd"/>
     40      <outfile xil_pn:name="Arbiter.vhd"/>
     41      <outfile xil_pn:name="C:/RomSwitch/testport5.vhd"/>
     42      <outfile xil_pn:name="CoreTypes.vhd"/>
     43      <outfile xil_pn:name="Crossbar.vhd"/>
     44      <outfile xil_pn:name="Crossbit.vhd"/>
     45      <outfile xil_pn:name="FIFO_256_FWFT.vhd"/>
     46      <outfile xil_pn:name="FIFO_DP.vhd"/>
     47      <outfile xil_pn:name="INPUT_PORT_MODULE.vhd"/>
     48      <outfile xil_pn:name="OUTPUT_PORT_MODULE.vhd"/>
     49      <outfile xil_pn:name="Proto_receiv.vhd"/>
     50      <outfile xil_pn:name="RAM_256.vhd"/>
     51      <outfile xil_pn:name="SCHEDULER10_10.VHD"/>
     52      <outfile xil_pn:name="SCHEDULER11_11.VHD"/>
     53      <outfile xil_pn:name="SCHEDULER12_12.VHD"/>
     54      <outfile xil_pn:name="SCHEDULER13_13.VHD"/>
     55      <outfile xil_pn:name="SCHEDULER14_14.VHD"/>
     56      <outfile xil_pn:name="SCHEDULER15_15.VHD"/>
     57      <outfile xil_pn:name="SCHEDULER16_16.VHD"/>
     58      <outfile xil_pn:name="SCHEDULER2_2.VHD"/>
     59      <outfile xil_pn:name="SCHEDULER3_3.VHD"/>
     60      <outfile xil_pn:name="SCHEDULER4_4.VHD"/>
     61      <outfile xil_pn:name="SCHEDULER5_5.VHD"/>
     62      <outfile xil_pn:name="SCHEDULER6_6.VHD"/>
     63      <outfile xil_pn:name="SCHEDULER7_7.VHD"/>
     64      <outfile xil_pn:name="SCHEDULER8_8.VHD"/>
     65      <outfile xil_pn:name="SCHEDULER9_9.VHD"/>
     66      <outfile xil_pn:name="SWITCH_GEN.vhd"/>
     67      <outfile xil_pn:name="SWITCH_GENERIQUE.vhd"/>
     68      <outfile xil_pn:name="Scheduler.vhd"/>
     69      <outfile xil_pn:name="conv.vhd"/>
     70      <outfile xil_pn:name="proto_send.vhd"/>
     71      <outfile xil_pn:name="stimuli1.vhd"/>
     72      <outfile xil_pn:name="test_xbar_8x8.vhd"/>
     73    </transform>
     74    <transform xil_pn:end_ts="1370435946" xil_pn:name="TRAN_xawsToSimhdl" xil_pn:prop_ck="1086089259624485161" xil_pn:start_ts="1370435946">
     75      <status xil_pn:value="SuccessfullyRun"/>
     76      <status xil_pn:value="ReadyToRun"/>
     77    </transform>
     78    <transform xil_pn:end_ts="1370435946" xil_pn:name="TRAN_schematicsToHdlSim" xil_pn:prop_ck="-661505819731779733" xil_pn:start_ts="1370435946">
     79      <status xil_pn:value="SuccessfullyRun"/>
     80      <status xil_pn:value="ReadyToRun"/>
     81    </transform>
     82    <transform xil_pn:end_ts="1370435746" xil_pn:name="TRAN_regenerateCoresSim" xil_pn:prop_ck="1089920306747347169" xil_pn:start_ts="1370435746">
     83      <status xil_pn:value="SuccessfullyRun"/>
     84      <status xil_pn:value="ReadyToRun"/>
     85    </transform>
     86    <transform xil_pn:end_ts="1370435746" xil_pn:in_ck="9216248337673135807" xil_pn:name="TRAN_copyPostAbstractToPreSimulation" xil_pn:start_ts="1370435746">
     87      <status xil_pn:value="SuccessfullyRun"/>
     88      <status xil_pn:value="ReadyToRun"/>
     89      <outfile xil_pn:name="../CORE_MPI/sim_fifo.vhd"/>
     90      <outfile xil_pn:name="Arbiter.vhd"/>
     91      <outfile xil_pn:name="C:/RomSwitch/testport5.vhd"/>
     92      <outfile xil_pn:name="CoreTypes.vhd"/>
     93      <outfile xil_pn:name="Crossbar.vhd"/>
     94      <outfile xil_pn:name="Crossbit.vhd"/>
     95      <outfile xil_pn:name="FIFO_256_FWFT.vhd"/>
     96      <outfile xil_pn:name="FIFO_DP.vhd"/>
     97      <outfile xil_pn:name="INPUT_PORT_MODULE.vhd"/>
     98      <outfile xil_pn:name="OUTPUT_PORT_MODULE.vhd"/>
     99      <outfile xil_pn:name="Proto_receiv.vhd"/>
     100      <outfile xil_pn:name="RAM_256.vhd"/>
     101      <outfile xil_pn:name="SCHEDULER10_10.VHD"/>
     102      <outfile xil_pn:name="SCHEDULER11_11.VHD"/>
     103      <outfile xil_pn:name="SCHEDULER12_12.VHD"/>
     104      <outfile xil_pn:name="SCHEDULER13_13.VHD"/>
     105      <outfile xil_pn:name="SCHEDULER14_14.VHD"/>
     106      <outfile xil_pn:name="SCHEDULER15_15.VHD"/>
     107      <outfile xil_pn:name="SCHEDULER16_16.VHD"/>
     108      <outfile xil_pn:name="SCHEDULER2_2.VHD"/>
     109      <outfile xil_pn:name="SCHEDULER3_3.VHD"/>
     110      <outfile xil_pn:name="SCHEDULER4_4.VHD"/>
     111      <outfile xil_pn:name="SCHEDULER5_5.VHD"/>
     112      <outfile xil_pn:name="SCHEDULER6_6.VHD"/>
     113      <outfile xil_pn:name="SCHEDULER7_7.VHD"/>
     114      <outfile xil_pn:name="SCHEDULER8_8.VHD"/>
     115      <outfile xil_pn:name="SCHEDULER9_9.VHD"/>
     116      <outfile xil_pn:name="SWITCH_GEN.vhd"/>
     117      <outfile xil_pn:name="SWITCH_GENERIQUE.vhd"/>
     118      <outfile xil_pn:name="Scheduler.vhd"/>
     119      <outfile xil_pn:name="conv.vhd"/>
     120      <outfile xil_pn:name="proto_send.vhd"/>
     121      <outfile xil_pn:name="stimuli1.vhd"/>
     122      <outfile xil_pn:name="test_xbar_8x8.vhd"/>
     123    </transform>
     124    <transform xil_pn:end_ts="1370435977" xil_pn:in_ck="9216248337673135807" xil_pn:name="TRAN_ISimulateBehavioralModelRunFuse" xil_pn:prop_ck="-4512714324515926764" xil_pn:start_ts="1370435946">
     125      <status xil_pn:value="FailedRun"/>
     126      <status xil_pn:value="ReadyToRun"/>
     127    </transform>
     128  </transforms>
    32129
    33130</generated_project>

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/GENERIC_16_16.xise

    r22 r69  
    364364    <property xil_pn:name="Produce Verbose Report" xil_pn:value="false" xil_pn:valueState="default"/>
    365365    <property xil_pn:name="Project Description" xil_pn:value="" xil_pn:valueState="default"/>
     366    <property xil_pn:name="Project Generator" xil_pn:value="ProjNav" xil_pn:valueState="default"/>
    366367    <property xil_pn:name="Property Specification in Project File" xil_pn:value="Store all values" xil_pn:valueState="default"/>
    367368    <property xil_pn:name="RAM Extraction" xil_pn:value="true" xil_pn:valueState="default"/>
    … …  
    400401    <property xil_pn:name="Safe Implementation" xil_pn:value="No" xil_pn:valueState="default"/>
    401402    <property xil_pn:name="Security" xil_pn:value="Enable Readback and Reconfiguration" xil_pn:valueState="default"/>
    402     <property xil_pn:name="Selected Module Instance Name" xil_pn:value="/testbench" xil_pn:valueState="non-default"/>
    403     <property xil_pn:name="Selected Simulation Root Source Node Behavioral" xil_pn:value="work.testbench" xil_pn:valueState="non-default"/>
     403    <property xil_pn:name="Selected Module Instance Name" xil_pn:value="/test_xbar_8x8" xil_pn:valueState="non-default"/>
     404    <property xil_pn:name="Selected Simulation Root Source Node Behavioral" xil_pn:value="work.test_xbar_8x8" xil_pn:valueState="non-default"/>
    404405    <property xil_pn:name="Selected Simulation Root Source Node Post-Map" xil_pn:value="work.test_xbar_8x8" xil_pn:valueState="non-default"/>
    405406    <property xil_pn:name="Selected Simulation Root Source Node Post-Route" xil_pn:value="" xil_pn:valueState="default"/>
    … …  
    421422    <property xil_pn:name="Source window" xil_pn:value="false" xil_pn:valueState="default"/>
    422423    <property xil_pn:name="Specify 'define Macro Name and Value" xil_pn:value="" xil_pn:valueState="default"/>
    423     <property xil_pn:name="Specify Top Level Instance Names Behavioral" xil_pn:value="work.testbench" xil_pn:valueState="default"/>
     424    <property xil_pn:name="Specify Top Level Instance Names Behavioral" xil_pn:value="work.test_xbar_8x8" xil_pn:valueState="default"/>
    424425    <property xil_pn:name="Specify Top Level Instance Names Post-Map" xil_pn:value="work.test_xbar_8x8" xil_pn:valueState="default"/>
    425426    <property xil_pn:name="Specify Top Level Instance Names Post-Route" xil_pn:value="Default" xil_pn:valueState="default"/>
    … …  
    482483    <!-- The following properties are for internal use only. These should not be modified.-->
    483484    <!--                                                                                  -->
    484     <property xil_pn:name="PROP_BehavioralSimTop" xil_pn:value="Architecture|testbench|behavior" xil_pn:valueState="non-default"/>
     485    <property xil_pn:name="PROP_BehavioralSimTop" xil_pn:value="Architecture|test_xbar_8x8|behavior" xil_pn:valueState="non-default"/>
    485486    <property xil_pn:name="PROP_DesignName" xil_pn:value="GENERIC_16_16" xil_pn:valueState="non-default"/>
    486487    <property xil_pn:name="PROP_DevFamilyPMName" xil_pn:value="spartan3e" xil_pn:valueState="default"/>

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/OUTPUT_PORT_MODULE.vhd

    r22 r69  
    1515-- Dependencies:
    1616--
    17 -- Revision:
     17-- Revision: 07-08-2013
    1818-- Revision 0.01 - File Created
    19 -- Additional Comments:
     19-- Additional Comments: Ajout d'un délai pour ignorer les paquets qui sont là depuis
     20-- longtemps
    2021--
    2122----------------------------------------------------------------------------------
    2223library IEEE;
    2324use IEEE.STD_LOGIC_1164.ALL;
    24 use IEEE.STD_LOGIC_ARITH.ALL;
    25 use IEEE.STD_LOGIC_UNSIGNED.ALL;
     25--use IEEE.STD_LOGIC_ARITH.ALL;
     26--use IEEE.STD_LOGIC_UNSIGNED.ALL;
     27USE ieee.numeric_std.ALL;
    2628Library NocLib;
    2729use NocLib.CoreTypes.all;
    … …  
    5153        srst: IN std_logic;
    5254        wr_en: IN std_logic;
    53         dout: OUT std_logic_VECTOR(Word-1 downto 0);
     55        dout: out std_logic_VECTOR(Word-1 downto 0);
    5456        empty: OUT std_logic;
    5557        full: OUT std_logic);
    5658end component;
    5759--definition du type etat pour les fsm
    58 signal empty_signal : std_logic;       
     60type typ_outfsm is (Idle,waiting,dropping,reading);
     61type typ_receiv is (r_wait,r_head,r_len,r_glen,r_data,r_pulse,r_end);
     62
     63signal EtRec : typ_receiv;
     64signal Et_out_fsm : typ_outfsm;
     65signal fifo_empty : std_logic; 
     66signal sw : std_logic:='0'; -- permet de positionner le mux sur les signaux internes
     67signal tlimit : natural:=0; --permet de compter les impulsions de temps
     68signal n : natural:=0; --utiliser pour la mae du tampon de sortie
     69signal rcv_start :  std_logic; --début de la réception
     70signal  rcv_ack : std_logic;   -- acquittement de la réception
     71signal  rcv_comp :  std_logic; -- fin de la réception
     72signal   spop,pop,rd_en,dat_avail :  std_logic:='0';
     73signal  mem,fifo_out :  std_logic_vector(Word-1 downto 0); --variable tampon sans intérêt réel
    5974begin
    6075-- instantiation du FIFO_64
    … …  
    6378                        clk => clk,
    6479                        din => data_in,
    65                         rd_en => rd_out_en,
     80                        rd_en => rd_en,
    6681                        srst => reset,
    6782                        wr_en => wr_en,
    68                         dout => data_out,
    69                         empty => empty_signal,
     83                        dout => fifo_out,
     84                        empty => fifo_empty,
    7085                        full => fifo_full);
    7186                       
    72 data_avalaible <= not empty_signal;
     87
     88outport_proc : process(clk,reset,fifo_empty)
     89begin
     90if rising_edge(clk) then
     91if reset='1' then
     92n<=0;
     93Et_out_fsm<=Idle;
     94else
     95case(Et_out_fsm) is
     96
     97when Idle => --idle
     98        if fifo_empty = '0' then
     99                Et_Out_fsm<=waiting;
     100        end if;
     101        tlimit<=0;
     102        sw<='0';
     103when reading =>
     104if rd_out_en='0' then
     105        Et_out_fsm<=Idle;
     106end if;
     107sw<='0';
     108when waiting =>  --counting
     109if rd_out_en='1' then
     110        Et_out_fsm<=reading;
     111elsif tlimit=350 then
     112        Et_out_fsm<=dropping;
     113        tlimit<=0;
     114else
     115        tlimit<=tlimit+1;
     116end if;
     117sw<='0';
     118when dropping => --dropping packet
     119        if n=0 then
     120                rcv_start<='1';
     121                n<=1;
     122                sw<='1';
     123        elsif n=1 then
     124                if rcv_comp='1' then
     125                        rcv_ack<='1';
     126                        rcv_start<='0';
     127                        n<=2;
     128                end if;
     129                sw<='1';
     130        elsif n=2 then
     131                sw<='0';
     132                Et_out_fsm<=Idle;
     133                n<=0;
     134        end if;
     135
     136end case;
     137end if;
     138end if;
     139end process outport_proc;
     140data_out<=fifo_out;
     141mux_proc : process (sw,rd_out_en,pop,fifo_empty)
     142begin
     143if sw='1' then --mode drop
     144        rd_en<=pop;
     145        data_avalaible <='0'; --plus de données dans le tampon !
     146else
     147        rd_en<=rd_out_en;
     148        data_avalaible <= not fifo_empty;
     149end if;
     150end process mux_proc;
     151proc_receiv : process (clk,reset)
     152variable dlen,i: natural range 0 to 255 :=0;
     153
     154        begin
     155        if reset='1' then
     156                                 etrec<=r_wait;
     157                                 
     158                                else 
     159                                                if rising_edge(clk) then -- le process s'exécute sur chaque front
     160                                                                                                                        -- montant de l'horloge
     161                                                case etrec is
     162                                                when r_wait  =>
     163                                                       
     164                                                        i:=0;
     165                                                        if fifo_empty='0' and rcv_start='1' then
     166                                                       
     167                                                        etrec<=r_head;
     168                                                        mem<=fifo_out;
     169                                                       
     170                                                        end if;
     171                                                when r_head  =>
     172                                                        mem<=fifo_out;  --l'en-tête
     173                                                       
     174                                                        etrec<=r_len;
     175                                                when r_len =>
     176                                                                dlen:=to_integer(unsigned(fifo_out));
     177                                                                mem<=fifo_out; -- la longueur
     178                                                               
     179                                                                if dlen>2 then
     180                                                                        etrec<=r_data;
     181                                                                else
     182                                                                        etrec<=r_end;
     183                                                                end if;
     184                                                                i:=1;
     185                                                               
     186                                                when r_data  =>
     187                                                                if fifo_empty='0' then
     188                                                                        if i<dlen-2 then
     189                                                                                i:=i+1;
     190                                                                                mem<=fifo_out;
     191                                                                               
     192                                                                               
     193                                                                        else
     194                                                                                etrec<=r_pulse;
     195                                                                               
     196                                                                                mem<=fifo_out;
     197                                                                        end if;
     198                                                                        -- time out à prévoir ici
     199                                                                end if;
     200                                                when r_pulse =>
     201                                                                etrec<=r_end;
     202                                                               
     203                                                when r_end  =>
     204                                                                if rcv_ack='1' then
     205                                                                        etrec<=r_wait;
     206                                                                end if;
     207                                                               
     208                                                when others =>
     209                                                               
     210                                                               
     211                                                                etrec<=r_wait;
     212                                                end case;
     213                                                end if;
     214                                end if;
     215        end process;
     216       
     217        pop<=spop;
     218       
     219rec_value : process (etrec)
     220begin
     221case etrec is
     222                                        when r_wait  =>
     223                                                spop<='0';
     224                                                rcv_comp<='0';
     225                                        when r_head  =>
     226                                                       
     227                                                        spop<='1';
     228                                                        rcv_comp<='0';
     229
     230                                        when r_len =>
     231                                                        spop<='1';
     232                                        when r_data =>
     233                                                        spop<='1';
     234                                        when r_pulse =>
     235                                                                spop<='0';
     236                                                                rcv_comp<='1';
     237                                        when r_end =>
     238                                                        spop<='0';
     239                                                        rcv_comp<='1';
     240                                        when others =>
     241                                                        spop<='0';
     242                                                        rcv_comp<='0';
     243                                end case;
     244        end process;
    73245
    74246end Behavioral_description;

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/iseconfig/GENERIC_16_16.projectmgr

    r22 r69  
    145145         <SelectedItem>Scheduler11_11 - Scheduler - Behavioral (C:/Core MPI/SWITCH_GENERIC_16_16/Scheduler.vhd)</SelectedItem>
    146146      </SelectedItems>
    147       <ScrollbarPosition orientation="vertical" >293</ScrollbarPosition>
     147      <ScrollbarPosition orientation="vertical" >283</ScrollbarPosition>
    148148      <ScrollbarPosition orientation="horizontal" >0</ScrollbarPosition>
    149149      <ViewHeaderState orientation="horizontal" >000000ff0000000000000001000000010000000000000000000000000000000002020000000100000001000000640000044e000000020000000000000000000000000000000064ffffffff0000008100000000000000020000044e0000000100000000000000000000000100000000</ViewHeaderState>
    … …  
    166166      <ScrollbarPosition orientation="vertical" >0</ScrollbarPosition>
    167167      <ScrollbarPosition orientation="horizontal" >0</ScrollbarPosition>
    168       <ViewHeaderState orientation="horizontal" >000000ff0000000000000001000000010000000000000000000000000000000000000000000000010d000000010000000100000000000000000000000064ffffffff0000008100000000000000010000010d0000000100000000</ViewHeaderState>
     168      <ViewHeaderState orientation="horizontal" >000000ff00000000000000010000000100000000000000000000000000000000000000000000000160000000010000000100000000000000000000000064ffffffff000000810000000000000001000001600000000100000000</ViewHeaderState>
    169169      <UserChangedColumnWidths orientation="horizontal" >false</UserChangedColumnWidths>
    170170      <CurrentItem></CurrentItem>
    … …  
    276276         <ClosedNode>/SWITCH_GEN - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GEN.vhd/Switch_Crossbar8_8 - Crossbar - Behavioral</ClosedNode>
    277277         <ClosedNode>/SWITCH_GEN - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GEN.vhd/Switch_Crossbar9_9 - Crossbar - Behavioral</ClosedNode>
    278          <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd</ClosedNode>
    279278         <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd/PORT10_INPUT_PORT_MODULE - INPUT_PORT_MODULE - Behavioral</ClosedNode>
    280279         <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd/PORT10_OUTPUT_PORT_MODULE - OUTPUT_PORT_MODULE - Behavioral_description</ClosedNode>
    … …  
    316315         <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd/Scheduler15_15 - Scheduler - Behavioral</ClosedNode>
    317316         <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd/Scheduler16_16 - Scheduler - Behavioral</ClosedNode>
     317         <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd/Scheduler2_2 - Scheduler - Behavioral</ClosedNode>
    318318         <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd/Scheduler2_2 - Scheduler - Behavioral/Inst_Scheduler10_10 - Scheduler10_10 - Behavioral</ClosedNode>
    319319         <ClosedNode>/SWITCH_GENERIQUE - Behavioral C:|Core MPI|SWITCH_GENERIC_16_16|SWITCH_GENERIQUE.vhd/Scheduler2_2 - Scheduler - Behavioral/Inst_Scheduler11_11 - Scheduler11_11 - Behavioral</ClosedNode>
    … …  
    452452         <ClosedNode>/test_xbar_16x16 - behavior C:|Core MPI|SWITCH_GENERIC_16_16|test_xbar_8x8.vhd/uut - SWITCH_GEN - Behavioral/Switch_Crossbar8_8 - Crossbar - Behavioral</ClosedNode>
    453453         <ClosedNode>/test_xbar_16x16 - behavior C:|Core MPI|SWITCH_GENERIC_16_16|test_xbar_8x8.vhd/uut - SWITCH_GEN - Behavioral/Switch_Crossbar9_9 - Crossbar - Behavioral</ClosedNode>
    454          <ClosedNode>/test_xbar_8x8 - behavior C:|Core MPI|SWITCH_GENERIC_16_16|test_xbar_8x8.vhd</ClosedNode>
     454         <ClosedNode>/test_xbar_8x8 - behavior C:|Core MPI|SWITCH_GENERIC_16_16|test_xbar_8x8.vhd/uut - SWITCH_GEN - Behavioral</ClosedNode>
    455455         <ClosedNode>/test_xbar_8x8 - behavior C:|Core MPI|SWITCH_GENERIC_16_16|test_xbar_8x8.vhd/uut - SWITCH_GENERIQUE - Behavioral</ClosedNode>
    456456         <ClosedNode>/test_xbar_8x8 - behavior C:|Core MPI|SWITCH_GENERIC_16_16|test_xbar_8x8.vhd/uut - SWITCH_GENERIQUE - Behavioral/PORT10_INPUT_PORT_MODULE - INPUT_PORT_MODULE - Behavioral</ClosedNode>
    … …  
    518518      </ClosedNodes>
    519519      <SelectedItems>
    520          <SelectedItem>testbench - behavior (C:/Core MPI/CORE_MPI/sim_fifo.vhd)</SelectedItem>
    521       </SelectedItems>
    522       <ScrollbarPosition orientation="vertical" >3</ScrollbarPosition>
     520         <SelectedItem>test_xbar_8x8 - behavior (C:/Core MPI/SWITCH_GENERIC_16_16/test_xbar_8x8.vhd)</SelectedItem>
     521      </SelectedItems>
     522      <ScrollbarPosition orientation="vertical" >306</ScrollbarPosition>
    523523      <ScrollbarPosition orientation="horizontal" >0</ScrollbarPosition>
    524524      <ViewHeaderState orientation="horizontal" >000000ff0000000000000001000000010000000000000000000000000000000002020000000100000001000000640000014d000000020000000000000000000000000000000064ffffffff0000008100000000000000020000014d0000000100000000000000000000000100000000</ViewHeaderState>
    525525      <UserChangedColumnWidths orientation="horizontal" >true</UserChangedColumnWidths>
    526       <CurrentItem>testbench - behavior (C:/Core MPI/CORE_MPI/sim_fifo.vhd)</CurrentItem>
     526      <CurrentItem>test_xbar_8x8 - behavior (C:/Core MPI/SWITCH_GENERIC_16_16/test_xbar_8x8.vhd)</CurrentItem>
    527527   </ItemView>
    528528   <ItemView engineview="BehavioralSim" sourcetype="" guiview="Process" >
    … …  
    549549      <ScrollbarPosition orientation="vertical" >0</ScrollbarPosition>
    550550      <ScrollbarPosition orientation="horizontal" >0</ScrollbarPosition>
    551       <ViewHeaderState orientation="horizontal" >000000ff0000000000000001000000010000000000000000000000000000000000000000000000010d000000010000000100000000000000000000000064ffffffff0000008100000000000000010000010d0000000100000000</ViewHeaderState>
     551      <ViewHeaderState orientation="horizontal" >000000ff00000000000000010000000100000000000000000000000000000000000000000000000160000000010000000100000000000000000000000064ffffffff000000810000000000000001000001600000000100000000</ViewHeaderState>
    552552      <UserChangedColumnWidths orientation="horizontal" >false</UserChangedColumnWidths>
    553553      <CurrentItem>Simulate Behavioral Model</CurrentItem>
    … …  
    568568   </ItemView>
    569569   <SourceProcessView>000000ff0000000000000002000000eb0000009c01000000050100000002</SourceProcessView>
    570    <CurrentView>Implementation</CurrentView>
     570   <CurrentView>Behavioral Simulation</CurrentView>
    571571   <ItemView engineview="BehavioralSim" sourcetype="DESUT_VHDL_PACKAGE_BODY" guiview="Process" >
    572572      <ClosedNodes>

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/iseconfig/testbench.xreport

    r22 r69  
    22<report-views version="2.0" >
    33 <header>
    4   <DateModified>2012-11-29T18:08:12</DateModified>
     4  <DateModified>2013-06-15T12:57:53</DateModified>
    55  <ModuleName>testbench</ModuleName>
    66  <SummaryTimeStamp>Unknown</SummaryTimeStamp>

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/proto_send.vhd

    r65 r69  
    2121use IEEE.STD_LOGIC_1164.ALL;
    2222USE ieee.numeric_std.ALL;
    23 use work.CoreTypes.all;
     23use CoreTypes.all;
    2424-- Uncomment the following library declaration if using
    2525-- arithmetic functions with Signed or Unsigned values

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/test_xbar_8x8.vhd

    r22 r69  
    431431                                origport:=to_integer(unsigned(portout(destport)(3 downto 0)));
    432432                                rdata_out_en(destport)<='1';
    433                                 if ptype=5 then
    434                                                 etrec<=r_Dlen; --identification de la signature d'en tête valide
     433                                if ptype=5 then --
     434                                                etrec<=r_Dlen;--identification de la signature d'en tête valide
    435435                                        else
    436436                                                etrec<=r_wait;

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/test_xbar_8x8_beh.prj

    r22 r69  
    11vhdl work "CoreTypes.vhd"
    2 vhdl work "RAM_256.vhd"
    32vhdl work "Arbiter.vhd"
    43vhdl work "SCHEDULER9_9.VHD"

  • PROJECT_CORE_MPI/SWITCH_GEN/BRANCHES/v0.03/testbench_summary.html

    r22 r69  
    88<TD>GENERIC_16_16.xise</TD>
    99<TD BGCOLOR='#FFFF99'><b>Parser Errors:</b></TD>
     10<TD> No Errors </TD>
    1011</TR>
    1112<TR ALIGN=LEFT>
    … …  
    7576
    7677
    77 <br><center><b>Date Generated:</b> 11/29/2012 - 18:08:12</center>
     78<br><center><b>Date Generated:</b> 06/15/2013 - 12:57:53</center>
    7879</BODY></HTML>
Note: See TracChangeset for help on using the changeset viewer.