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Aug 8, 2007, 4:50:13 PM (17 years ago)
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rosiere
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  • Documentation : specification d'un cache de donnée non bloquant
  • Modification de l'aborescence
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trunk/IPs/systemC/processor/Morpheo
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  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/document-cache-specification/fr/root.tex

    r44 r45  
    1 \Section{Introduction}
    2 \subSection{Motivations}
    3 Les processeurs haute performance lancent plusieurs instructions, de manière non ordonnée et spéculativement. Un défaut de cache ne doit pas bloquer le processeur. Le cache doit être non blouqant, c'est à dire qu'il doit pouvoir accepter des requêtes venant du processeur pendant le traitement d'un MISS.
     1\input{\dirroot/01_introduction.tex}
     2\input{\dirroot/02_overview_partial.tex}
     3\input{\dirroot/03_problem.tex}
     4\input{\dirroot/04_overview_full.tex}
     5\input{\dirroot/05_optimisation.tex}
    46
    5 \subSection{Démarche du document}
    6 Le document est accès en quatre parties :
    7 \begin{itemize}
    8 \item Section \ref{overview_partial} : dans un premier temps, nous allons présenter une architecture qui satisfait des requêtes courantes (lectures / écritures, succès / échec) sur des adresses non conflictuelles. Cette première architecture est utilisable dans la majorité des cas.
    9 \item Section \ref{problem}          : dans cette section, nous allons analyser des problèmes arrivant lors d'accès à des adresses conflictuelles, et/ou dans un environnement multi contexte. Pour chaque problème, nous proposons des solutions.
    10 \item Section \ref{overview_full}    : cette section est la synthèse des deux précedentes. Nous allons modifier l'architecture de départ afin d'apporter des solutions aux problèmes énumérés dans la section \ref{problem}.
    11 \item Section \ref{description}      : cette dernière section énumère les structures internes, ainsi que les automates de la solution retenue dans la section \ref{overview_full}.
    12 \end{itemize}
    13 
    14 \subSection{Paramètres nécessaires}
    15 \subsubSection{Paramètres interne du cache}
    16 
    17 \begin{center}
    18   \begin{tabular}{|ll|ccc|}
    19     \hline
    20     Paramètres                &             &                       Min &                            Max & Pas \\
    21     \hline
    22     Taille du mot             & SIZE\_WORD  &                   32 bits &                        64 bits &  *2 \\
    23     Nombre de lignes par mot  & NB\_WORD    &                     1 mot &                        64 mots &  *2 \\
    24     Nombre de lignes          & NB\_LINE    &                   1 ligne &                    1024 lignes &  *2 \\
    25     Associativité             & ASSOC       & 1 banc de NB\_LINE lignes & NB\_LINE/16 bancs de 16 lignes &  *2 \\
    26     Taille des files internes & SIZE\_QUEUE &                    1 case &                       64 cases &  *2 \\
    27     \hline
    28   \end{tabular}
    29 \end{center}
    30 
    31 \subsubSection{Paramètres de l'interface cache / processeur}
    32 
    33 \begin{center}
    34   \begin{tabular}{|ll|ccc|}
    35     \hline
    36     Paramètres                              &             &     Min &     Max & Pas \\
    37     \hline
    38     Taille d'une donnée                     & SIZE\_DATA  & 32 bits & 64 bits &  *2 \\
    39     Taille de l'adresse                     & SIZE\_ADDR  & 32 bits & 64 bits &  *2 \\
    40     Taille de l'identifiant du propriétaire & SIZE\_TRDID &  0 bits &  4 bits &  +1 \\
    41     Taille de l'identifiant de transaction  & SIZE\_PKTID &  0 bits &  4 bits &  +1 \\
    42     \hline
    43   \end{tabular}
    44 \end{center}
    45 
    46 \subSection{Spécification}
    47 \begin{itemize}
    48 \item Write through     (Les données sont à la fois écrite dans le bloc du cache et dans le bloc de la mémoire de niveau inférieur).
    49 \item Write no allocate (Les échecs d'écriture n'affectent pas le cache, le bloc n'est modifié que dans le niveau mémoire inférieur).
    50 \item Cache associatif  (Le cache est découpé plusieurs banc et une ligne peut être placé dans n'importe quel banc.)
    51 \item Non bloquant      (Le cache permet d'avoir plusieurs requêtes en cours de résolution)
    52 \item Le modèle de consistance mémoires du processeur est relachés (Nous permettons aux lectures et aux écritures de se lancer et de se terminer de manière non ordonnées.)
    53 \end{itemize}
    54 
    55 \subSection{Hypothèse de travail}
    56 
    57 Nous allons supposer que le cache sera connecté à un processeur superscalaire d'ordre 4. Que le code exécuté contient 20\% de lectures et 10 \% d'écritures. Nous avons donc en moyenne 1 accès mémoire par cycle.
    58 Si nous ciblons un cache ayant au minimum 90\% de réussites, nous obtenons alors les ratios suivants :
    59 \begin{itemize}
    60 \item 60 \% de lectures qui réussissent.
    61 \item 30 \% d'écritures qui réussissent.
    62 \item 6,6\% de lectures qui échouent.
    63 \item 3,3\% d'écritures qui échouent.
    64 \end{itemize}
    65 
    66 \Section{Vue d'ensemble - Modèle simplifié}\label{overview_partial}
    67 
    68 \printgraphonly{CACHE_overview_basic}{.8}
    69 
    70 Dans un premier temps, nous allons montrer un modèle qui satisfait les cas de requêtes courantes : read hit, write hit, read miss et write miss, sur des adresses non conflictuelles.
    71 
    72 
    73 Afin de réaliser un cache non bloquant, nous avons séparé l'interface des requêtes, de l'interface des réponses. Pour cela, 4 automates gèrent les interfaces et la gestion des ressources. La micro-architecture du cache ce décompose comme suit :
    74 \begin{itemize}
    75 \item Quatre automates :
    76   \begin{description}
    77   \item[FSM\_DCACHE\_REQ :] Cet automate gère la consommation des requêtes provenant du cache et, suivant le type d'accès et la réussite de l'accès, l'écriture dans les blocs QUEUE\_REQ et QUEUE\_READ\_HIT
    78   \item[FSM\_DCACHE\_RSP :] L'automate gère la consommation de réponses contenues dans la QUEUE\_RSP et s'occupe d'écrire les lignes chargés dans le cache.
    79   \item[FSM\_VCI\_REQ    :] L'automate s'occupe de consommer une requête contenue dans la QUEUE\_REQ (si la file n'est pas vide) et la lance sur l'interface VCI\_REQ (si l'interface n'est pas occupée).
    80   \item[FSM\_VCI\_RSP    :] L'automate s'occupe de consommer des réponses sur l'interface VCI\_RSP (si l'interface n'est pas occupée) et l'écrit dans  la file QUEUE\_RSP (si la file n'est pas pleine).
    81   \end{description}
    82 \item Trois files d'attentes :
    83   \begin{description}
    84   \item[QUEUE\_READ\_HIT :] Cette file d'attente s'occupe de transmettre le plus tôt possible les requêtes de lectures ayant fait un HIT.
    85   \item[QUEUE\_REQ       :] Cette file est utilisée comme tampon d'écriture et de requête de lecture ayant fait un miss. Elle attend leur envoi à la mémoire.
    86   \item[QUEUE\_RSP       :] La file est utilisée comme tampon pour les réponses provenant de la mémoire.
    87   \end{description}
    88 \item Trois blocs mémoires :
    89   \begin{description}
    90   \item[RAM\_TAG  :] Contient les informations pouvant identifier les adresses contenues dans cette ligne de cache. Ce bloc est composé de ASSOC bancs de tailles identiques.
    91   \item[RAM\_DATA :] Contient les données de la ligne de cache. Ce bloc est composé de ASSOC bancs de tailles identiques.
    92   \item[RAM\_INFO :] Contient les informations relative aux requêtes pendantes.
    93   \end{description}
    94 \end{itemize}
    95 
    96 \subSection{Acheminement des requêtes}
    97 Dans cette section, nous allons voir l'acheminement d'une requête suivant son type.
    98 
    99 \begin{description}
    100 \item[Read - Hit  :] La requête accède en parallèle aux RAM\_TAG et au RAM\_DATA. La donnée lue est écrite dans la RAM\_INFO, alors que le pointeur vers RAM\_INFO est sauvegardé dans le bloc QUEUE\_READ\_HIT. Ensuite la requête attend d'être sélectionnée par l'automate FSM\_DCACHE\_RSP, puis lit les informations à partir de la RAM\_INFO et est acheminée vers le port de réponse.
    101 \item[Read - Miss :] La requête de lecture réalisant un miss, écrit les informations concernant la requête dans la RAM\_INFO. Le pointeur de RAM\_INFO sera écrit dans la QUEUE\_REQ. L'automate FSM\_VCI\_REQ va envoyer la requête sur le réseau VCI. La réponse reviendra par l'intermédiaire de l'automate FSM\_VCI\_RSP qui enregistre la ligne de cache en cours d'arrivée dans un tampon. Dès la réception de la fin de paquet, le tampon est enregistré dans la QUEUE\_RSP. L'identifiant de requête vci sera un index vers RAM\_INFO, c'est pour cela que lorsque l'automate FSM\_DCACHE\_REQ récupère une réponse dans la QUEUE\_RSP, elle peut retrouver les informations de la requêtes dans RAM\_INFO.
    102 \item[Write - Hit  :] La gestion d'un write hit est équivalent à celle d'un read-miss : lors de la requête les informations sont stockées dans la RAM\_INFO (ainsi que la donnée à écrire). Lors de la réponse, (à la différence d'un read-miss, il n'y a pas de retour de ligne) la donnée à écrire va l'être dans le bloc RAM\_DATA.
    103 \item[Write - Miss :] Un échec d'écriture est équivalent à une réussite d'écriture mais sans mise à jour du cache.
    104 \item[Lock et Prefetch :] Ce cache n'implémentant ces fonctionnalités et étant le dernier niveau de cache avant l'accès à l'interconnect, alors ces requêtes sont traitées comme étant des Read Hit (sans lecture du cache)
    105 \item[Invalidate :] Ce cache étant le dernier niveau de cache avant l'accès à l'interconnect, il est transmis à l'interface des réponses au travers de la QUEUE\_READ\_HIT. Lors de la lecture de cette file, on va accéder au cache et mettre le bit valid de la ligne à 0
    106 \item[Flush :] Le cache étant un cache write through, il y a une cohérence entre le contenu du cache et le contenu de la mémoire. L'effet de cette commande est identique à une commande Invalidate.
    107 \end{description}
    108 Une petite remarque concernant le Write-Hit :
    109 
    110  Quel automate doit gérer la mise à jour du cache : FSM\_DCACHE\_REQ ou FSM\_DCACHE\_RSP? Le premier à l'avantage de rendre la modification de la ligne visible rapidement pour les autres requêtes. Or il faudra soit rajouter un nouveau port d'écriture aux bancs RAM\_TAG et RAM\_DATA, soit synchroniser les automates afin de partager le port d'écriture. Le deuxième cas à pour avantage de n'avoir qu'un seul port d'écriture.
    111 
    112 Nous optons pour la deuxième solution. Ce choix est également motiver pour uniformiser les solutions proposées pour les problèmes de consistances mémoires.
    113 
    114 \Section{Quelques problèmes du modèle simplifié}\label{problem}
    115 Dans cette section, nous allons voir quelques problèmes fonctionnelle du modèle de base et nous allons présenter des solutions.
    116 
    117 \subSection{Requêtes multiples d'échec de lectures}
    118 Supposons le cas où le processeur réalise une suite d'accès en lecture sur des adresses consécutives en mémoire. Par exemple le processeur demande l'adresse 0x100, 0x104, 0x108, 0x10C pour une taille de ligne de 4 mots et un nombre de ligne de 8 lignes. Si la première requête de lecture fait un miss, alors les 3 autres requêtes vont également échouer.
    119 
    120 Il y aura dans ce cas deux problèmes. Le premier étant l'émission, par le cache, de 4 demandes de lignes, alors qu'une seule requête est vraiment utile. Ce n'est pas un problème en soit, mais ceci nous amène au deuxième problème : si le cache n'est pas direct-map, dans ce cas les 4 lignes identiques vont être logées à plusieurs endroit dans le cache.
    121 \begin{itemize}
    122 \item {\it Le premier problème est causé par la non sauvegarde par le cache de l'historique des requêtes. }
    123 \item {\it Le deuxième problème est causé par le non accès à la RAM\_TAG, au moment des réponses. }
    124 \end{itemize}
    125 
    126 Il y a trois solutions pour remédier à ces problèmes :
    127 \begin{enumerate}
    128 \item Ajouter un port de lecture au TAG. Quand les réponses arrivent, il faut tester si la requête de lecture fait toujours un miss. Si ce n'est plus le cas, alors aucune mise à jour de cache sera effectué.
    129   \begin{description}
    130   \item[+ :] coût minimum si on implémente le banc de registre TAG par un banc de registres multi-bancs (mais synchronisation entre les automates FSM\_DCACHE\_REQ et FSM\_DCACHE\_RSP).
    131   \item[- :] accès lecture de mémoire inutile, coût des miss plus long
    132   \end{description}
    133 \item Empêcher ce cas d'arriver en faisant l'allocation de la ligne lors de la requête. Pour cela, nous allons ajouter un bit dans le TAG : "valid\_data", ce bit est mis à 0 lors d'une requête et positionné à 1 lors de la réponse. On accepte une requête si (valid\_data = 1).
    134   \begin{description}
    135   \item[+ :] pas de duplication des requêtes inutile.
    136   \item[- :] coûte 1 bit par ligne de cache, suppression d'une ligne de cache alors qu'elle pouvait encore être utile. Si la requête n'est pas accepté, le processeur peut croire que le cache est bloqué et dans ce cas, maintient la requête.
    137   \end{description}
    138 \item Empêcher ce cas d'arriver en verrouillant les index. Pour chaque index, on rajoute un bit de lock. Ce bit est positionné à 0 lors d'une requête qui fait MISS et remit à 1 lors de la réponse. On accepte une requête qui fait miss si lock[index] = 0
    139   \begin{description}
    140   \item[+ :] pas de duplication des requêtes, par rapport à la solution précédente, on a pas supprimé une ligne encore utile.
    141   \item[- :] coûte 1 bit par index. Avec l'augmentation de l'associativité, on va diminué le coût mais augmenter le nombre de ligne verrouiller.
    142   \end{description}
    143 \end{enumerate}
    144 
    145 Pour les deux dernières solutions, nous pouvons faire deux remarques :
    146 \begin{itemize}
    147 \item Au lieu de refuser les requêtes qui ne satisfont pas les conditions, nous pouvons les accepter et les indiquer comme "uncached". Ceci aura pour effet de ne pas mettre à jour le cache, d'accepter les requêtes et donc d'avoir les réponses rapidement (car lors d'un accès non caché, nous n'avons pas besoin de chercher une ligne entière).
    148 \item DCACHE.REQ\_ACK ne dépend plus que de l'état des FIFOs (donc disponible au début d'un cycle) mais également des requêtes entrantes (qui sont disponible en fin de cycle). Pour couper cette chaîne critique, nous pouvons pipeliner les accès au port de requêtes. Pour plus d'information, voir la section \ref{pipeline}
    149 \end{itemize}
    150 
    151 La différence principales entre les deux dernières solutions porte sur le nombre de ligne verrouiller. Donc sur le coût du vérrouillage mais engendre des pertes de performances lors d'un cache fortement associatif. De plus, la solution de verrouiller l'index n'oblige pas de faire l'allocation de la ligne de cache lors de la requête. Car la totalité de l'index est verrouillé, alors il ne peut avoir aucune miss.
    152 
    153 \subSection{Évincement précoce de ligne }
    154 
    155 Dans le cas d'un write HIT, lors de la requête, on détermine le numéro de ligne, et le numéro de banc où la donnée doit être écrite. L'écriture effective se fait lors de la réponse. La ligne cible peut pendant ce temps être évincer par une autre réponse (un Read MISS par exemple).
    156 Les solutions apportés par ce problème sont presque les mêmes que pour le problème précèdent :
    157 \begin{enumerate}
    158 \item Ajouter un port d'écriture. Dans ce cas, l'écriture effective se fait lors de la requête.
    159 \item Verrouillage des lignes : ceci va empêcher l'évincement de la ligne concerné par l'écriture.
    160 \item Verrouillage des index : ceci va empêcher les évincements des lignes de cache.
    161 \end{enumerate}
    162 
    163 \subSection{Gestion de la Cohérence et Consistance mémoire}
    164 
    165 Le système mémoire doit assurer la cohérence mémoire (détermine quelle valeur est renvoyé par une lecture) et la consistance mémoire (détermine quand une valeur écrite sera récupérée par une lecture).
    166 
    167 Les problèmes de cohérence mémoire ne survienne que dans le cas d'un environnement multiprocesseur ou avec des périphériques d'entrée/sortie. Nous n'aborderons pas ici les solutions matériels pour résoudre ce problème. Le problème pouvant être résolue de manière logicielle en effectuant la séquence suivante présenté dans le graphe \ref{CACHE_coherence_memoire}
    168 
    169 \printgraphonly{CACHE_coherence_memoire}{.8}
    170  
    171 Nous allons principalement nous intéresser aux problèmes de consistance mémoire.
    172 Le problème est le suivant : le cache lance deux requêtes, une lecture et une écriture. Ces requêtes ciblent le même bloc mémoire. L'interconnect qui relie le cache au bloc mémoire ne garantie pas l'ordre des requêtes. (La norme VCI n'impose pas d'interconnect qui délivre les messages dans l'ordre). La lecture et l'écriture entre en compétition pour l'accès à la zone mémoire, et peuvent accéder à la zone mémoire dans un ordre différent que dans l'ordre d'émission
    173 
    174 Ce problème est amplifié par le fait qu'une demande de lecture va lire une ligne de cache entière, donc il y a également des dépendances si les deux adresses  sont dans la même ligne de cache et que l'un des deux accès est une lecture.
    175 
    176 Il y a 4 types de dépendances :
    177 \begin{description}
    178 \item[RaR (Read after Read)   :] Il s'agit de deux lectures successives vers la même ligne de cache.
    179 \item[WaW (Write after Write) :] Il s'agit de deux écritures successives vers la même adresse.
    180 \item[WaR (Write after Read)  :] Il s'agit d'une lecture suivit d'une écriture vers la même ligne de cache.
    181 \item[RaW (Read after Write)  :] Il s'agit d'une écriture suivit d'une lecture vers la même ligne de cache.
    182 \end{description}
    183 
    184 En reprenant les 4 types de dépendances, nous allons voir comment ces dépendances sont gérées :
    185 \begin{itemize}
    186 \item Dans le cadre d'une dépendance RaR, le seul problème provoqué est le lancement de requête multiple de lecture faisant des miss. (voir la section concerné).
    187 \item Du point de vue du processeur, dans le cadre d'exception précise, une écriture n'a le droit de modifier le contexte visible du programmeur que si les instructions avant l'écriture sont terminée. Dans ce cas, les dépendances WaR sont gérées par le processeur.
    188 \item Les dépendances WaW peuvent être implicitement géré par le processeur si les writes sont bloquants (donc attendent une réponse du cache). Les performances sont alors fortement dégradées car un write aura le même coût qu'un read faisant un MISS dans tous les niveaux de la hiérarchie mémoire. Nous pouvons tout de même noter qu'un write bloquant permet d'avoir une exception précise.
    189 \item Les dépendances RaW sont moins triviale : le cpu peut vérifier les cas de RaW sur la même adresse et bypasser l'accès au cache. Or comme les lectures lisent une ligne de cache entière, deux adresses peuvent être différentes mais cibler la même ligne de cache.
    190 \end{itemize}
    191 
    192 Pour gérer ces différents problèmes, il y a deux solutions :
    193 \begin{enumerate}
    194 \item Gestion par le CPU : les écritures demandent des acquittement une fois que la mémoire à été mise à jour. Dans ce cas à tous moment le processeur peut savoir si une écriture est en cours d'éxècution. Les lectures peuvent être lancées s'il n'y a pas de dépendances au niveau ligne avec des écritures. De même entre deux lectures et écritures. Malheureusement cette méthode à la mauvaise propriété de saturer l'unité de mémoire avec des écritures lancées mais attendant leur écriture en mémoire. Ce problème de latence peut être diminué si l'acquittement des écritures se fait jusqu'au premier niveau de cache qui intègre des mécanismes de consistance mémoire.
    195 \item Gestion par le Cache : les problèmes d'évincement précoce de ligne de cache sont du à des lectures qui évincent une ligne qui aurait du contenir le résultat d'une écriture. C'est donc une dépendance RaW car les deux adresses ont les même index. Donc nous pouvons réutiliser la solution pour les problèmes de consistance mémoire. La solution proposée içi reprend celle proposée pour les deux problèmes analysés aux sections précédentes :
    196 \end{enumerate}
    197 
    198 \begin{tabular}{l|ll}
    199 Cas         & Action lors d'une requête du processeur & Action lors d'une réponse du bus \\
    200 \hline
    201 Read Hit    & Lecture de la donnée                    & Aucune réponse attendue          \\
    202             & Pas de requête envoyée au bus           & \\
    203 Read Miss   & Allocation d'une ligne de cache         & Écriture de la ligne et déverrouillage \\
    204             & Verrouillage                            & \\
    205 Write Hit   & Verrouillage de la ligne de cache       & Écriture de la ligne et déverrouillage \\
    206 Write Miss  & Allocation d'une ligne de cache         & Invalidation de la ligne (write no-allocate)\\
    207             & Verrouillage                            & \\
    208 \end{tabular}
    209 
    210 Dans la deuxième solution, aucune requête provenant du processeur n'est accepté si elle concerne une ligne de cache verrouillée.
    211 
    212 \subSection{Multi-Contexte }
    213 Ce cache non bloquant doit pouvoir être utilisé dans un environnement multi-contexte (exécution en parallèle de plusieurs threads). L'implication du multi-contexte ne va pas modifier le comportement du cache (Car ce cache est physiquement indéxé et tagué).
    214 
    215 Le cache est optimisé pour utiliser les propriétés de localité spatiale et temporelle d'un programme. Avec le multi-contexte, le cache va être soumit à plusieurs flot qui ne sont pas dépendant entre eux. Ceci va entraîner des évincements de lignes en faveur d'un contexte, alors que la ligne victime pouvait être utilisée par un autre contexte. De plus, ceci va augmenter le phénomène décrit dans la section "Évincement précoce de ligne" : des écritures non encore finalisées vont voir leur lignes cibles évincées.
    216 
    217 \Section{Vue d'ensemble - Modèle complet}\label{overview_full}
    218 Cette section à pour but de montrer les modifications par rapport au modèle de base.
    219 
    220 \printgraphonly{CACHE_overview}{.8}
    221 
    222 \subSection{Solution retenue}
    223 
    224 Nous allons maintenant modifier le modèle de base en vue d'intégrer la solution retenue. La solution consiste en l'implémentation des deux principaux mécanismes vut précédemment : l'allocation précoce de victime et le verrouillage de lignes. Ces solutions ont l'avantage de garder les structures déjà présente dual-port, et de régler simplement les problèmes de consistance mémoire.
    225 
    226 Pour cela, nous ajoutons un banc de registre, RAM\_LOCK, qui contiendra 3 bits par ligne :
    227 \begin{itemize}
    228 \item Valid : qui est le bit valid anciennement contenu dans la RAM\_TAG.
    229 \item Lock\_by\_read : indique si une lecture est actuellement pendante.
    230 \item Lock\_by\_write : indique si une écriture est actuellement pendante.
    231 \end{itemize}
    232 
    233 Détaillons les différentes actions :
    234 
    235 \printgraphonly{CACHE_protocole}{.6}
    236  
    237 Le choix de la victime est réalisé lors de l'émission de la requête. Un read hit vérifie si une requête de lecture est en cours sur cette même ligne de cache. Si c'est le cas, alors la requête sera non cachée (donc ne mettra pas à jour le cache).
    238 Dans le cas d'un write hit ou d'un read miss, la ligne de cache correspondant va être verrouillée. Il est à noter que dans le cas d'un write qui fait miss, le cache va allouer une ligne pour ce write. Comme le cache est write no allocate, la ligne va être invalidée lors de la réponse.
    239 
    240 Reprenons les différents dépendances entre requêtes mémoires :
    241 
    242 \begin{tabular}{l|ll}
    243 Dépendance & Dépendance de ligne et adresse identique & Dépendance de ligne et adresse différente\\
    244 \hline
    245 RaR        & Bypass dans le processeur                & Rend la deuxième lecture non cachée \\
    246 WaW        & Géré par le processeur (mono contexte)   & Pas de problème \\
    247 WaR        & Géré par le processeur (mono contexte)   & La lecture verrouille la ligne.\\
    248            &                                          & L'écriture devra attendre la fin de la lecture\\
    249 RaW        & Bypass dans le processeur                & L'écriture verrouille la ligne.\\
    250            &                                          &  La lecture devra attendre la fin de l'écriture\\
    251 \end{tabular}
    252 
    253 \Section{Description détaillée}\label{description}
    254 
    255 \subSection{Structure interne}
    256 
    257 Pour chaque composant interne, les interfaces suivent le protocole fifo (le producteur possède une sortie VAL qui indique s'il a une requête valide et le consommateur possède une sortie ACK qui indique s'il peut accepter une transaction. Il y a une transaction si VAL et ACK sont tous les deux à 1 à la fin d'un cycle). L'avantage est qu'il est très facile de faire du contrôle de flux.
    258 
    259 Nous allons maintenant détailler les ressources internes du cache non bloquant :
    260 \begin{itemize}
    261 \item Trois files d'attentes :
    262   \begin{description}
    263   \item[QUEUE\_READ\_HIT :] Cette file d'attente s'occupe de transmettre le plus tôt possible les requêtes de lecture ayant fait un HIT.
    264     \begin{description}
    265     %\item {\it Valid : } Indique si l'entrée correspondante contient une donnée valide
    266     \item {\it Index : } Index vers une entrée de RAM\_INFO
    267     \end{description}
    268     \printgraphonly{CACHE_bloc_QUEUE_READ_HIT}{.8}
    269   \item[QUEUE\_REQ :] Cette file est utilisée comme tampon d'écriture et de requête de lecture ayant fait un miss. Elle attende leur envoie à la mémoire.
    270     \begin{description}
    271     %\item {\it Valid : } Indique si l'entrée correspondante contient une donnée valide
    272     \item {\it Index : } Index vers une entrée de RAM\_INFO
    273     \end{description}
    274     \printgraphonly{CACHE_bloc_QUEUE_REQ}{.8}
    275   \item[QUEUE\_RSP :] La file est utilisée comme tampon pour les réponses provenant de la mémoire.
    276     \begin{description}
    277     %\item {\it Valid :} Indique si l'entrée correspondante contient une donnée valide
    278     \item {\it Index :} Index vers une entrée de RAM\_INFO
    279     \item {\it Line :} Contient la donnée retournée par l'interface de réponse
    280     \item {\it Error :} Indique si l'accès effectué à généré une erreur ou pas.
    281     \end{description}
    282     \printgraphonly{CACHE_bloc_QUEUE_RSP}{.8}
    283   \end{description}
    284 \item Trois blocs mémoires :
    285   \begin{description}
    286   \item[RAM\_TAG :] Contient les informations pouvant identifier les adresses contenus dans cette ligne de cache
    287     \begin{description}
    288     \item {\it Tag :} Numéro du tag correspondant à la ligne
    289     \end{description}
    290     \printgraphonly{CACHE_bloc_RAM_TAG}{.8}
    291   \item[RAM\_DATA :] Contient les données de la ligne de cache
    292     \begin{description}
    293     \item {\it Line :} Contient la ligne de cache proprement dite
    294     \end{description}
    295     \printgraphonly{CACHE_bloc_RAM_DATA}{.8}
    296   \item[RAM\_LOCK :] Contient les bits de gestions de dépendances
    297     \begin{description}
    298     \item {\it Valid :} Indique si la ligne correspondant contient une donnée valide
    299     \item {\it Lock\_by\_read :} Si le bit est positionné, alors il existe une lecture pendante
    300     \item {\it Lock\_by\_write :} Si le bit est positionné, alors il existe une écriture pendante
    301     \end{description}
    302     \printgraphonly{CACHE_bloc_RAM_LOCK}{.8}
    303   \item[RAM\_INFO :] Contient les informations relative au requête pendante. Pour plus de détails voir la section \ref{RAM_INFO}
    304     \begin{description}
    305     \item {\it Valid :} Indique si l'entrée correspondante contient une donnée valide
    306     \item {\it Trdid, Pktid :} Identifiant de la requête
    307     \item {\it Address :} Adresse de la requête. Pour une identification rapide de la ligne concernée.
    308     \item {\it Type :} Type de la requête
    309     \item {\it Uncached :} Indique si la réponse doit modifier le cache
    310     \item {\it Data :} Donnée (en cas d'écriture : DCACHE.REQ\_WDATA, en cas de lecture avec succès : contenu d'un mot de la ligne de cache)
    311     \end{description}
    312     \printgraphonly{CACHE_bloc_RAM_INFO}{.8}
    313   \end{description}
    314 \item  Quatre automates :
    315   \begin{description}
    316   \item[FSM\_DCACHE\_REQ :] Cet automate gère la consommation des requêtes provenant du cache et, suivant le type d'accès et la réussite de l'accès, l'écriture dans les QUEUE\_REQ et QUEUE\_READ\_HIT
    317     \printgraphonly{CACHE_automate-fsm_dcache_req}{1}
    318 
    319   \item[FSM\_DCACHE\_RSP :] L'automate gère la consommation de donnée de la QUEUE\_RSP et s'occupe d'écrire dans le cache les lignes chargées.
    320     \printgraphonly{CACHE_automate-fsm_dcache_rsp}{.8}
    321   \item[FSM\_VCI\_REQ :] L'automate s'occupe de consommer une donnée de QUEUE\_REQ (si la file n'est pas vide) et la lance sur l'interface VCI\_REQ (si l'interface n'est pas occupée).
    322     \printgraphonly{CACHE_automate-fsm_vci_req}{.8}
    323   \item[FSM\_VCI\_RSP :] L'automate s'occupe de consommer sur l'interface VCI\_RSP (si l'interface n'est pas occupée) et l'écrit dans  la file QUEUE\_RSP (si la file n'est pas pleine).
    324     \printgraphonly{CACHE_automate-fsm_vci_rsp}{.8}
    325   \end{description}
    326 \end{itemize}
    327 
    328 \subSection{RAM\_INFO en détail}\label{RAM_INFO}
    329 La RAM\_INFO contient les informations relative aux requêtes pendantes. Elle possède trois ports : 2 ports de lecture et 1 port d'écriture.
    330 Le numéro de registre dans lequel est écrit les informations est enregistré dans les files QUEUE\_REQ, QUEUE\_RSP et QUEUE\_READ\_HIT. Ceci permet de ne pas dupliquer les informations.
    331 
    332 Pour cela, lors d'une transaction acceptée sur l'interface DCACHE\_REQ, il faut allouer un registre de la RAM\_INFO. La dés-allocation de ce registre aura lieu pendant une transaction acceptée sur l'interface DCACHE\_RSP.
    333 Le numéro de registre sert également comme identifiant de requête lors d'une transaction VCI. (Le cycle de vie de cette identifiant garantie son unicité sur le réseau VCI)
    334 
    335 Nous pouvons noter alors que nous pouvons accepter une requête sur le l'interface DCACHE\_REQ si la file de destination n'est pas vide ET s'il y a encore une place de libre dans RAM\_INFO.
    336 
    337 %@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@
    338 Dans un premier temps, la taille de RAM\_INFO sera le nombre maximal de requêtes pendantes que le processeur peut admettre soit : \{nombre de contexte\} * \{taille de la load store queue\} (dans ce premier cas, RAM\_INFO n'a pas besoin de contenir le pktid et le trdid de la requête). De plus le nombre de port de lecture sera de 2.
    339 
    340 Les optimisations possibles sont :
    341 \begin{itemize}
    342 \item Diminution du nombre de registres : en pratique, la taille de RAM\_INFO devra être comprit entre max(\{taille de la QUEUE\_REQ\}, \{taille de la QUEUE\_READ\_HIT\}) et \{taille de la QUEUE\_REQ\} * \{taille de la QUEUE\_READ\_HIT\}.
    343 \item Un seul port de lecture : implémentation multi-banc de RAM\_INFO. Pour la gestion de conflit, il faut utiliser la même priorité que pour le choix entre la QUEUE\_READ\_HIT et la QUEUE\_RSP.
    344 \end{itemize}
    345 
    346 \printgraphonly{CACHE_implementation_RAM_INFO}{1}
    347 
    348 \subSection{Pipeliner l'accès au cache}\label{pipeline}
    349 Nous avons vut que DCACHE.REQ\_ACK ne dépend pas que de l'état des FIFOs (donc disponible au début d'un cycle) mais également des requêtes entrantes (qui sont disponible en fin de cycle). Pour couper cette chaîne critique, nous pouvons pipeliner l'accès au port de requêtes ainsi que celui des réponses.
    350 
    351 \subsubSection{DCACHE\_RSP}
    352 
    353 Sur cette interface, les réponses sont maintenues par le cache jusqu'à ce que le processeur accepte la réponse. Pour cela, nous pouvons implémenter une simple barrière de pipeline.
    354 
    355 \subsubSection{DCACHE\_REQ}
    356 
    357 Sur cette interface, les requêtes ne sont pas maintenues par le processeur quand le cache n'accepte pas une requête. Cette spécification permet au processeur de choisir une autre requête si elle n'a pas été acceptée. (Nous rappelons qu'une requête n'est pas acceptée si la file de destination est pleine ou si une requête précedente a verrouillée la ligne.)
    358 
    359 Dans ce cas ajouter une barrière de pipeline va consommer la requête mais le cache va être dans l'imposibilité de l'accepter et va empêcher d'en choisir une autre.
    360 
    361 \subSection{Choix de la victime}
    362 Pour la sélection des lignes à evincer, nous allons implémenter un algorithme pseudo aléatoire.
    363 L'avantage de cet algorithme est de ne pas avoir besoin de sauvegarder un historique des accès.
    364 
    365 \subSection{RAM mono-port}\label{mono-port}
    366 
    367 La mémoire la plus dense est de la mémoire mono-port (soit une lecture, soit une écriture par cycle).
    368 
    369 Comme chaque interface des blocs de RAM ont une interface fifo, elle intègre donc un contrôle de flux. Ceci les rends indépendant du nombre de port intégrer dans chaque bloc mémoire. (Par exemple, un le bloc RAM\_DATA est implémenté avec de la mémoire dual-port, alors les sorties READ\_ACK et WRITE\_ACK seront toujours égals à 1).
    370 
    371 Néanmoins, nous devons prendre soin à ce que chaque étage du cache ne commande pas deux interfaces d'un même bloc RAM. Or dans la solution retenue, nous avons les blocs RAM\_TAG et RAM\_LOCK qui ont besoin de deux interfaces durant la partie DCACHE\_REQ. Pour cela nous devons réaliser une barrière de pipeline.
    372 
    373 Le premier étages va réaliser les lectures, alors que le second va mettre à jour ces bancs. Il est à noter qu'il va devoir avoir un bypass car comme la RAM\_LOCK ainsi que le bloc RAM\_TAG n'a pas encore été mis à jour, cette requête peut être suivit par une autre requête qui entre en conflit.
    374 
    375 Le graphe \ref{CACHE_overview_mono-port} montre les modifications à apporter au cache pour n'avoir qu'un port par étage.
    376 
    377 \printgraphonly{CACHE_overview_mono-port}{.8}
    378 
    379 \subSection{Structure du pipeline}
    380 
    381 Suivant le type d'une requête, le temps de réponse minimal n'est pas le même (On pose N le nombre de cycle aller retour jusqu'a la mémoire et M le temps pour avoir une ligne de cache complète) :
    382 \begin{itemize}
    383 \item Read - Hit : 2 cycles.
    384 \item Read - Miss : 4 + N + M cycles.
    385 \item Write : 5 + N cycles.
    386 \item Lock et Prefetch : 2 cycles.
    387 \item Invalidate et Flush : 2 cycles.
    388 \end{itemize}
    389 
    390 \printgraphonly{CACHE_pipeline}{.8}
    391 
    392 %\subSection{Signaux de contrôles}
    393 %Dans cette section, nous allons voir les fonctions combinatoires permettant de gérer les différents signaux de contrôles

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Include/doc-file_source.sed

    r2 r45  
    1616%------------------------------------------------------------------------------
    1717
    18 \pagestyle{empty}
     18\pagestyle{plain}
    1919
    2020\begin{document}
    … …  
    2222% Créez une page de titre
    2323\maketitle
    24 \thispagestyle{empty}
    2524
    2625%Table des matières et des figures

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Include/doc-style.sty

    r2 r45  
    8080               \centering
    8181               \includegraphics[scale=#2]{\dirschema/#1.eps}
     82               \caption{}
    8283               \label{#1}
    8384             \end{figure}

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Makefile

    r44 r45  
    1919# Directory
    2020#--------------------------------------------------------------------------------
    21 VERSION                 = "1.2" # 2007/02/21
     21VERSION                 = "1.3" # 2007/07/18
    2222
    2323DIR_DOCUMENTATION       = ..
    … …  
    2626DIR_DOCUMENTS           = Documents
    2727DIR_LANGUAGE            = Language
    28 DIR_TYPE                = Type
     28DIR_TYPE                = Info
    2929DIR_GRAPH               = Graph
    3030DIR_SCHEMA              = Schema
    … …  
    6363all                     : help
    6464
    65 doc                     : $(DIR_TEX)  $(PNG_FILES)
     65doc                     : $(PNG_FILES) $(DIR_TEX)
    6666                        @                                                                                       \
    6767                        for file in $(ALL_FILES); do                                                            \
    … …  
    7979                                        fi;                                                                     \
    8080                                done;                                                                           \
    81                         done;                                                                           
    82                         @$(MAKE) doc_all
     81                        done;                                                                                   \
     82                        $(MAKE) doc_all;
    8383
    8484doc_all                 : $(PDF_FILES)
    … …  
    8989#--------------------------------------------------------------------------------
    9090%.pdf                   : %.ps
    91                         @$(ECHO) "Génération du fichier $*.pdf"
    92                         @$(PS2PDF) $< $@
    93                         @$(CP) $@ $(DIR_DOCUMENTATION)
     91                        @\
     92                        $(ECHO) "Génération du fichier $*.pdf";                                                 \
     93                        $(PS2PDF) $< $@;                                                                        \
     94                        $(CP) $@ $(DIR_DOCUMENTATION);
    9495
    9596%.ps                    : %.dvi
    96                         @$(ECHO) "Génération du fichier $*.ps"
    97                         @$(DVIPS) -o $@ $<
     97                        @\
     98                        $(ECHO) "Génération du fichier $*.ps";                                                  \
     99                        $(DVIPS) -o $@ $<;
    98100
    99101%.dvi                   : $(DIR_TEX)/%.tex
    100                         @$(ECHO) "Génération du fichier $*.dvi"
    101                         @#touch $(patsubst %.tex,%.ind,$<)
    102                         @$(LATEX_WITH_ENV) $<
    103                         @$(LATEX_WITH_ENV) $< > /dev/null
    104                         @#$(MAKEINDEX) $(patsubst %.tex,%.idx,$<)
    105                         @citation=`$(GREP) "citation" $*.aux`; \
    106                          if $(TEST) -n "$$citation" ; then  \
    107                           $(BIBTEX) $* ; \
    108                         fi
    109                         @$(LATEX_WITH_ENV) $< > /dev/null
    110                         @$(LATEX_WITH_ENV) $< > /dev/null
     102                        @\
     103                        $(ECHO) "Génération du fichier $*.dvi";                                                 \
     104                        $(LATEX_WITH_ENV) $<;                                                                   \
     105                        $(LATEX_WITH_ENV) $< > /dev/null;                                                       \
     106                        citation=`$(GREP) "citation" $*.aux`;                                                   \
     107                         if $(TEST) -n "$$citation" ; then                                                      \
     108                          $(BIBTEX) $* ;                                                                        \
     109                        fi;                                                                                     \
     110                        $(LATEX_WITH_ENV) $< > /dev/null;                                                       \
     111                        $(LATEX_WITH_ENV) $< > /dev/null;
    111112
    112113#--------------------------------------------------------------------------------
    … …  
    363364#--------------------------------------------------------------------------------
    364365$(DIR_SCHEMA_EPS)       :
    365                         @$(ECHO) "Make directory       : $@"
    366                         @$(MKDIR) $@
     366                        @\
     367                        $(ECHO) "Make directory       : $@";                                                    \
     368                        $(MKDIR) $@;
    367369
    368370$(DIR_SCHEMA_PNG)       :
    369                         @$(ECHO) "Make directory       : $@"
    370                         @$(MKDIR) $@
     371                        @\
     372                        $(ECHO) "Make directory       : $@";                                                    \
     373                        $(MKDIR) $@;
    371374
    372375$(DIR_TEX)              :
    373                         @$(ECHO) "Make directory       : $@"
    374                         @$(MKDIR) $@
     376                        @\
     377                        $(ECHO) "Make directory       : $@";                                                    \
     378                        $(MKDIR) $@;
    375379
    376380$(DIR_SCHEMA_PNG)/%.png : $(DIR_SCHEMA_EPS)/%.eps $(DIR_SCHEMA_PNG)
    377                         @$(ECHO) "Generate   files     : $*.png"
    378 #                       @$(EPS2PNG) $< $@
    379 
    380 $(DIR_SCHEMA_EPS)/%.eps : $(DIR_SCHEMA)/%.eps $(DIR_SCHEMA_EPS) $(DIR_SCHEMA_PNG)
    381                         @$(ECHO) "Generate   files     : $*.eps"
    382                         @$(CP) $(DIR_SCHEMA)/$*.eps $(DIR_SCHEMA_EPS)
    383 
    384 $(DIR_SCHEMA_EPS)/%.eps : $(DIR_SCHEMA)/%.fig $(DIR_SCHEMA_EPS) $(DIR_SCHEMA_PNG)
    385                         @$(ECHO) "Generate   files     : $*.eps"
    386                         @$(FIG2EPS) $< $@
    387 
    388 $(DIR_SCHEMA_EPS)/%.eps : $(DIR_GRAPH)/%.p    $(DIR_SCHEMA_EPS) $(DIR_SCHEMA_PNG)
    389                         @$(ECHO) "Generate   files     : $*.eps"
    390                         @$(CD) $(DIR_GRAPH); $(GNUPLOT) $*.p
     381                        @\
     382                        $(ECHO) "Generate   files     : $*.png";                                                \
     383                        $(EPS2PNG) $< $@;
     384
     385$(DIR_SCHEMA_EPS)/%.eps : $(DIR_SCHEMA)/%.eps $(DIR_SCHEMA_EPS)
     386                        @\
     387                        $(ECHO) "Generate   files     : $*.eps";                                                \
     388                        $(CP) $(DIR_SCHEMA)/$*.eps $(DIR_SCHEMA_EPS);
     389
     390$(DIR_SCHEMA_EPS)/%.eps : $(DIR_SCHEMA)/%.fig $(DIR_SCHEMA_EPS)
     391                        @\
     392                        $(ECHO) "Generate   files     : $*.eps";                                                \
     393                        $(FIG2EPS) $< $@;
     394
     395$(DIR_SCHEMA_EPS)/%.eps : $(DIR_GRAPH)/%.p    $(DIR_SCHEMA_EPS)
     396                        @\
     397                        $(ECHO) "Generate   files     : $*.eps";                                                \
     398                        $(CD) $(DIR_GRAPH); $(GNUPLOT) $*.p;
    391399
    392400#--------------------------------------------------------------------------------
    … …  
    395403
    396404clean                   :
    397                         @$(ECHO) "Delete     temporary files              "$(PWD)
    398                         @$(RM) $(DIR_SCHEMA_EPS) $(DIR_SCHEMA_PNG)  $(DIR_TEX) $(DIR_PACKAGE)/*.aux
    399                         @$(RM) $(DVI_FILES) $(PS_FILES) $(PDF_FILES)
    400                         @$(MAKE) clean_rec DIR_CLEAN=. 
     405                        @\
     406                        $(ECHO) "Delete     temporary files              "$(PWD);                               \
     407                        $(RM) $(DIR_SCHEMA_EPS) $(DIR_SCHEMA_PNG)  $(DIR_TEX) $(DIR_PACKAGE)/*.aux;             \
     408                        $(RM) $(DVI_FILES) $(PS_FILES) $(PDF_FILES);                                            \
     409                        $(MAKE) clean_rec DIR_CLEAN=.  ;
    401410
    402411#Clean recursive
    403412clean_rec               :
    404                         @$(ECHO) "Delete     temporary files in directory $(DIR_CLEAN)"
    405                         @$(RM)  $(DIR_CLEAN)/*~                 \
     413                        @\
     414                        $(ECHO) "Delete     temporary files in directory $(DIR_CLEAN)";                         \
     415                        $(RM)   $(DIR_CLEAN)/*~                 \
    406416                                $(DIR_CLEAN)/*.bak              \
    407417                                $(DIR_CLEAN)/*.aux              \
    … …  
    418428                                $(DIR_CLEAN)/*.nav              \
    419429                                $(DIR_CLEAN)/*.snm              \
    420                                 $(DIR_CLEAN)/missfont.log
    421                         @# The .bbl file is to be removed if "bibtex" is used.
    422                         @for files in `$(LS) $(DIR_CLEAN)`; do                                                  \
     430                                $(DIR_CLEAN)/missfont.log;      \
     431                        for files in `$(LS) $(DIR_CLEAN)`; do                                                   \
    423432                                if $(TEST) -d $(DIR_CLEAN)/$$files;                                             \
    424433                                then                                                                            \
    … …  
    428437
    429438clean_all               : clean
    430                         @$(ECHO) "Delete     temporary files (all)"
    431                         @$(RM) $(DIR_DOCUMENTATION)/*.pdf
     439                        @\
     440                        $(ECHO) "Delete     temporary files (all)";                                             \
     441                        $(RM) $(DIR_DOCUMENTATION)/*.pdf;
    432442
    433443#--------------------------------------------------------------------------------
    … …  
    436446
    437447help                    :
    438                         @$(ECHO) "Environnement to generate documents and presentations"
    439                         @$(ECHO) "Version         : $(VERSION)"
    440                         @$(ECHO) ""
    441                         @$(ECHO) "List of rules   :"
    442                         @$(ECHO) " * all          : Cf rules \"help\""
    443                         @$(ECHO) " * clean        : Erase generate files"
    444                         @$(ECHO) " * clean_all    : Erase all generate files"
    445                         @$(ECHO) " * delete       : Erase all file and directory of a document"
    446                         @$(ECHO) " * doc          : Generate all documents"
    447                         @$(ECHO) " * help         : Print this message"
    448                         @$(ECHO) " * new          : Create all file and directy for a new document"
    449                         @$(ECHO) " * rename       : Rename a document"
    450                         @$(ECHO) " * view         : List all document to view"
    451                         @$(ECHO) ""
     448                        @\
     449                        $(ECHO) "Environnement to generate documents and presentations";                        \
     450                        $(ECHO) "Version         : $(VERSION)";                                                 \
     451                        $(ECHO) "";                                                                             \
     452                        $(ECHO) "List of rules   :";                                                            \
     453                        $(ECHO) " * all          : Cf rules \"help\"";                                          \
     454                        $(ECHO) " * clean        : Erase generate files";                                       \
     455                        $(ECHO) " * clean_all    : Erase all generate files";                                   \
     456                        $(ECHO) " * delete       : Erase all file and directory of a document";                 \
     457                        $(ECHO) " * doc          : Generate all documents";                                     \
     458                        $(ECHO) " * help         : Print this message";                                         \
     459                        $(ECHO) " * new          : Create all file and directy for a new document";             \
     460                        $(ECHO) " * rename       : Rename a document";                                          \
     461                        $(ECHO) " * view         : List all document to view";                                  \
     462                        $(ECHO) "";                                                                 

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/document-cache-specification.sty

    r44 r45  
    1 \def\review{2007/07/11}
     1\def\review{2007/08/06}
    22%\def\review{\number\day/\number\month/\number\year\xspace}
    33
    44\title{Cache de données associatif et non bloquant\\{\it Spécification}}
    55 
    6 \author{}
     6\author{Mathieu Rosière}
    77
    8 \affiliation{Laboratoire d'Informatique de Paris VI - Equipe SOC - France}
     8\affiliation{Laboratoire d'Informatique de Paris VI - Equipe ALSOC - France}
    99
    10 \email{}
     10\email{mathieu.rosiere@lip6.fr}
    1111
    1212\date{\review}

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_automate-fsm_dcache_req.fig

    r42 r45  
    88-2
    991200 2
    10 5 1 0 1 0 7 50 -1 -1 0.000 0 1 1 0 5362.500 2700.000 5550 2700 5250 2550 5250 2850
    11         3 0 1.00 60.00 120.00
    12105 1 0 1 0 7 50 -1 -1 0.000 0 0 1 0 6525.000 4725.000 6450 4200 6900 4350 7050 4800
    1311        3 0 1.00 60.00 120.00
    … …  
    22205 1 0 1 0 7 50 -1 -1 0.000 0 1 1 0 5175.000 4725.000 5250 4200 4800 4350 4650 4800
    2321        3 0 1.00 60.00 120.00
    24 5 1 0 1 0 7 50 -1 -1 0.000 0 1 1 0 5362.500 3750.000 5550 3750 5250 3600 5250 3900
     225 1 0 1 0 7 50 -1 -1 0.000 0 0 1 0 6675.000 3675.000 6150 3750 6300 3300 6750 3150
    2523        3 0 1.00 60.00 120.00
    26 6 5175 3675 6525 4425
    27 1 1 0 1 0 11 50 -1 20 0.000 1 0.0000 5850 4050 600 300 5850 4050 6450 3750
    28 4 1 0 50 -1 2 8 0.0000 0 105 420 5850 4050 Request\001
    29 -6
    30 6 5175 2625 6525 3375
    31 1 1 0 1 0 11 50 -1 20 0.000 1 0.0000 5850 3000 600 300 5850 3000 6450 2700
    32 4 1 0 50 -1 2 8 0.0000 0 90 210 5850 3000 Init\001
    33 -6
     245 1 0 1 0 7 50 -1 -1 0.000 0 0 1 0 6525.000 3375.000 7050 3300 6900 3750 6450 3900
     25        3 0 1.00 60.00 120.00
     265 1 0 1 0 7 50 -1 -1 0.000 0 1 1 0 5850.000 3637.500 6000 3750 5850 3450 5700 3750
     27        3 0 1.00 60.00 120.00
     285 1 0 1 0 7 50 -1 -1 0.000 0 1 1 0 4350.000 2587.500 4500 2700 4350 2400 4200 2700
     29        3 0 1.00 60.00 120.00
     305 1 0 1 0 7 50 -1 -1 0.000 0 1 1 0 7350.000 2587.500 7500 2700 7350 2400 7200 2700
     31        3 0 1.00 60.00 120.00
    34326 6675 4725 8025 5475
    35331 1 0 1 0 11 50 -1 20 0.000 1 0.0000 7350 5100 600 300 7350 5100 7950 4800
    … …  
    42404 1 0 50 -1 2 8 0.0000 0 105 780 4350 5025 QUEUE_REQ\001
    4341-6
     426 5175 3675 6525 4425
     431 1 0 1 0 11 50 -1 20 0.000 1 0.0000 5850 4050 600 300 5850 4050 6450 3750
     444 1 0 50 -1 2 8 0.0000 0 105 420 5850 4050 Request\001
     45-6
     466 3675 2625 5025 3375
     471 1 0 1 0 11 50 -1 20 0.000 1 0.0000 4350 3000 600 300 4350 3000 4950 2700
     484 1 0 50 -1 2 8 0.0000 0 90 210 4350 3000 Init\001
     49-6
     501 1 0 1 0 11 50 -1 20 0.000 1 0.0000 7350 3000 600 300 7350 3000 7950 2700
     512 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
     52        3 0 1.00 60.00 120.00
     53         4800 3225 5400 3825
    44542 1 0 1 0 7 50 -1 20 0.000 0 0 -1 1 0 2
    4555        3 0 1.00 60.00 120.00
    46          6450 2550 6300 2775
    47 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
    48         3 0 1.00 60.00 120.00
    49          5850 3300 5850 3750
    50 4 0 0 50 -1 0 8 0.0000 0 105 645 5925 3525 (3) : end_init\001
     56         3450 3000 3750 3000
    51574 1 0 50 -1 0 8 0.0000 0 120 1230 7350 5850 (5) : queue_read_hit.full\001
    52584 2 0 50 -1 0 8 0.0000 0 120 1485 6675 5250 (6) : not(queue_read_hit.full)\001
    53594 1 0 50 -1 0 8 0.0000 0 120 990 4350 5850 (8) : queue_req.full\001
    54604 0 0 50 -1 0 8 0.0000 0 120 1245 5025 5100 (9) : not(queue_req.full)\001
    55 4 2 0 50 -1 0 8 0.0000 0 105 885 5175 3525 (10) : not(A or B)\001
    56 4 0 0 50 -1 0 8 0.0000 0 120 2430 3750 6300 A : ((read and miss) or write).request_queue.full\001
    57 4 1 0 50 -1 0 8 0.0000 0 105 810 6525 2475 (1) : not(nreset)\001
    58 4 1 0 50 -1 0 8 0.0000 0 105 900 5175 2475 (2) : not(end_init)\001
    59 4 0 0 50 -1 0 8 0.0000 0 120 3345 3750 6450 B : ((read and not (miss)) or (type_others)) and queue_read_hit.full\001
    60614 0 0 50 -1 0 8 0.0000 0 105 315 6975 4275 (4) : B\001
    61624 2 0 50 -1 0 8 0.0000 0 105 330 4725 4275 (7) : A\001
     634 2 0 50 -1 0 8 0.0000 0 105 645 4950 3525 (3) : end_init\001
     644 1 0 50 -1 2 8 0.0000 0 120 420 7350 3000 synchro\001
     654 1 0 50 -1 0 8 0.0000 0 105 900 4350 2325 (2) : not(end_init)\001
     664 1 0 50 -1 0 8 0.0000 0 105 885 5850 3300 (13) : not(A or B)\001
     674 0 0 50 -1 0 8 0.0000 0 120 1200 7125 3525 (12) : queue_info.empty\001
     684 1 0 50 -1 0 8 0.0000 0 120 1455 7350 2325 (11) : not(queue_info.empty)\001
     694 2 0 50 -1 0 8 0.0000 0 105 390 6600 3000 (10) : C\001
     704 0 0 50 -1 0 8 0.0000 0 120 2940 3750 6300 A : ((read and miss) or write).request_queue.full and not C\001
     714 0 0 50 -1 0 8 0.0000 0 120 3825 3750 6450 B : ((read and not (miss)) or (type_others)) and queue_read_hit.fulland not C\001
     724 0 0 50 -1 0 8 0.0000 0 120 1305 3750 6600 C : type = synchronisation\001
     734 2 0 50 -1 0 8 0.0000 0 105 810 3375 3000 (1) : not(nreset)\001

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_bloc_QUEUE_READ_HIT.fig

    r44 r45  
    88-2
    991200 2
    10 2 1 2 1 0 11 50 -1 -1 3.000 0 0 -1 1 0 2
     106 3825 2925 7275 4725
     112 1 0 1 0 11 50 -1 20 0.000 0 0 -1 0 0 4
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     132 1 0 1 0 11 50 -1 20 0.000 0 0 -1 0 0 2
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  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_bloc_QUEUE_RSP.fig

    r44 r45  
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     544 2 0 50 -1 0 8 0.0000 0 90 630 4357 6756 WRITE_ack\001
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     574 2 0 50 -1 0 8 0.0000 0 105 420 4575 5850 [1:6] bits\001
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     594 2 0 50 -1 0 8 0.0000 0 90 720 4350 6300 WRITE_error\001
     604 2 0 50 -1 0 8 0.0000 0 90 225 4582 6456 1 bit\001
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  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_bloc_RAM_DATA.fig

    r44 r45  
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  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_bloc_RAM_LOCK.fig

    r44 r45  
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     70        3 0 1.00 60.00 120.00
     71         6150 4275 6450 4275
     722 1 0 1 0 11 50 -1 -1 0.000 0 0 -1 1 0 2
     73        3 0 1.00 60.00 120.00
     74         6150 4425 6450 4425
     752 1 2 1 0 11 50 -1 -1 3.000 0 0 -1 1 0 2
     76        3 0 1.00 60.00 120.00
     77         4650 3600 4950 3600
     782 1 2 1 0 11 50 -1 -1 3.000 0 0 -1 1 0 2
     79        3 0 1.00 60.00 120.00
     80         4950 3750 4650 3750
     812 1 0 1 0 11 50 -1 -1 0.000 0 0 -1 1 0 2
     82        3 0 1.00 60.00 120.00
     83         4650 3975 4950 3975
     842 1 0 1 0 11 50 -1 -1 0.000 0 0 -1 1 0 2
     85        3 0 1.00 60.00 120.00
     86         4650 4125 4950 4125
     872 1 0 1 0 11 50 -1 -1 0.000 0 0 -1 1 0 2
     88        3 0 1.00 60.00 120.00
     89         4950 4575 4650 4575
     902 1 0 1 0 11 50 -1 -1 0.000 0 0 -1 1 0 2
     91        3 0 1.00 60.00 120.00
     92         4950 4275 4650 4275
     932 1 0 1 0 11 50 -1 -1 0.000 0 0 -1 1 0 2
     94        3 0 1.00 60.00 120.00
     95         4950 4425 4650 4425
    84964 1 0 50 -1 2 8 0.0000 0 105 720 5550 4050 RAM_LOCK\001
    85 4 2 0 50 -1 0 8 -0.7854 0 105 930 5025 3075 WRITE_REQ_val\001
    86 4 2 0 50 -1 0 8 -0.7854 0 105 945 5175 3075 WRITE_REQ_ack\001
    87 4 2 0 50 -1 0 8 -0.7854 0 120 1065 5475 3075 WRITE_REQ_index\001
    88 4 2 0 50 -1 0 8 -0.7854 0 105 1005 5625 3075 WRITE_REQ_bank\001
    89 4 2 0 50 -1 0 8 -0.7854 0 120 1020 5775 3075 WRITE_REQ_valid\001
    90 4 2 0 50 -1 0 8 -0.7854 0 105 1455 5925 3075 WRITE_REQ_lock_by_read\001
    91 4 2 0 50 -1 0 8 -0.7854 0 120 1515 6075 3075 WRITE_REQ_lock_by_write\001
     974 2 0 50 -1 0 8 5.4978 0 105 930 5025 3075 WRITE_REQ_val\001
     984 2 0 50 -1 0 8 5.4978 0 105 945 5175 3075 WRITE_REQ_ack\001
     994 2 0 50 -1 0 8 5.4978 0 120 1065 5475 3075 WRITE_REQ_index\001
     1004 2 0 50 -1 0 8 5.4978 0 105 1005 5625 3075 WRITE_REQ_bank\001
     1014 2 0 50 -1 0 8 5.4978 0 120 1020 5775 3075 WRITE_REQ_valid\001
     1024 2 0 50 -1 0 8 5.4978 0 105 1455 5925 3075 WRITE_REQ_lock_by_read\001
     1034 2 0 50 -1 0 8 5.4978 0 120 1515 6075 3075 WRITE_REQ_lock_by_write\001
    921044 2 0 50 -1 0 8 0.7854 0 90 915 5025 5100 WRITE_RSP_val\001
    931054 2 0 50 -1 0 8 0.7854 0 90 930 5175 5100 WRITE_RSP_ack\001
    … …  
    971094 2 0 50 -1 0 8 0.7854 0 105 1440 5925 5100 WRITE_RSP_lock_by_read\001
    981104 2 0 50 -1 0 8 0.7854 0 120 1500 6075 5100 WRITE_RSP_lock_by_write\001
     1114 2 0 50 -1 0 8 0.0000 0 105 870 4575 3600 READ_REQ_val\001
     1124 2 0 50 -1 0 8 0.0000 0 105 885 4575 3750 READ_REQ_ack\001
     1134 2 0 50 -1 0 8 0.0000 0 120 1005 4575 3975 READ_REQ_index\001
     1144 2 0 50 -1 0 8 0.0000 0 105 945 4575 4125 READ_REQ_bank\001
     1154 2 0 50 -1 0 8 0.0000 0 120 960 4575 4275 READ_REQ_valid\001
     1164 2 0 50 -1 0 8 0.0000 0 105 1395 4575 4425 READ_REQ_lock_by_read\001
     1174 2 0 50 -1 0 8 0.0000 0 120 1455 4575 4575 READ_REQ_lock_by_write\001
     1184 0 0 50 -1 0 8 6.2832 0 90 1080 6525 3600 READ_VICTIM_val\001
     1194 0 0 50 -1 0 8 6.2832 0 90 1095 6525 3750 READ_VICTIM_ack\001
     1204 0 0 50 -1 0 8 6.2832 0 105 1215 6525 3975 READ_VICTIM_index\001
     1214 0 0 50 -1 0 8 6.2832 0 90 1155 6525 4125 READ_VICTIM_bank\001
     1224 0 0 50 -1 0 8 6.2832 0 105 1170 6525 4275 READ_VICTIM_valid\001
     1234 0 0 50 -1 0 8 6.2832 0 105 1605 6525 4425 READ_VICTIM_lock_by_read\001
     1244 0 0 50 -1 0 8 6.2832 0 120 1665 6525 4575 READ_VICTIM_lock_by_write\001

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_coherence_memoire.fig

    r42 r45  
    88-2
    991200 2
    10 5 1 0 1 0 7 50 -1 -1 0.000 0 1 0 0 5193.750 4050.000 4800 3675 4650 4050 4800 4425
    11105 1 0 1 0 7 50 -1 -1 0.000 0 1 0 0 5193.750 2700.000 4800 2325 4650 2700 4800 3075
    12115 1 0 1 0 7 50 -1 -1 0.000 0 1 0 0 5193.750 5100.000 4800 4725 4650 5100 4800 5475
     126 3600 3300 5100 4200
     135 1 0 1 0 7 50 -1 -1 0.000 0 1 0 0 5193.750 3750.000 4800 3375 4650 3750 4800 4125
     144 0 0 50 -1 0 12 0.0000 4 15 135 4950 3750 ...\001
     154 2 0 50 -1 0 12 0.0000 4 135 585 4500 3600 Access\001
     164 2 0 50 -1 0 12 0.0000 4 135 690 4500 4050 variables\001
     174 2 0 50 -1 0 12 0.0000 4 135 840 4500 3825 to a shared\001
     18-6
    13194 0 0 50 -1 0 12 0.0000 4 135 375 4950 3300 Lock\001
    14204 0 0 50 -1 0 12 0.0000 4 135 600 4950 4650 UnLock\001
    15 4 0 0 50 -1 0 12 0.0000 4 15 135 4950 4050 ...\001
    16214 0 0 50 -1 0 12 0.0000 4 15 135 4950 2700 ...\001
    17224 0 0 50 -1 0 12 0.0000 4 15 135 4950 5100 ...\001
    18 4 2 0 50 -1 0 12 0.0000 4 135 585 4500 3900 Access\001
    19234 2 0 50 -1 0 12 0.0000 4 135 810 4500 2550 No access\001
    20244 2 0 50 -1 0 12 0.0000 4 135 810 4500 4950 No access\001
    21254 2 0 50 -1 0 12 0.0000 4 135 690 4500 3000 variables\001
    22 4 2 0 50 -1 0 12 0.0000 4 135 690 4500 4350 variables\001
    23 4 2 0 50 -1 0 12 0.0000 4 135 840 4500 4125 to a shared\001
    24264 2 0 50 -1 0 12 0.0000 4 135 840 4500 2775 to a shared\001
    25274 2 0 50 -1 0 12 0.0000 4 135 840 4500 5175 to a shared\001
    26284 2 0 50 -1 0 12 0.0000 4 135 690 4500 5400 variables\001
    27 4 0 0 50 -1 0 12 0.0000 4 180 2700 4950 3600 Flush (addressof shared variables)\001
     294 0 0 50 -1 0 12 0.0000 4 180 3945 4950 4350 Flush and Invalidation (address of shared variables)\001

  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_overview.fig

    r42 r45  
    88-2
    991200 2
     106 3900 4425 9000 6000
     116 3900 4425 9000 6000
     126 5850 5400 7050 6000
     132 2 0 1 0 27 200 -1 20 0.000 0 0 -1 0 0 5
     14         5850 6000 7050 6000 7050 5400 5850 5400 5850 6000
     154 1 0 200 -1 3 8 0.0000 0 105 690 6450 5700 RAM_LOCK\001
     16-6
     171 3 0 1 0 7 200 -1 0 3.000 1 0.0000 5475 5925 19 19 5475 5925 5456 5926
     181 3 0 1 0 7 200 -1 0 3.000 1 0.0000 7275 5775 19 19 7275 5775 7256 5776
     191 3 0 1 0 7 200 -1 0 3.000 1 0.0000 5550 5475 19 19 5550 5475 5531 5476
     202 1 0 1 0 7 200 -1 -1 3.000 0 0 -1 1 0 3
     21        3 0 1.00 60.00 120.00
     22         5850 5550 4275 5550 4275 4425
     232 1 0 1 0 7 200 -1 -1 3.000 0 0 -1 1 0 3
     24        3 0 1.00 60.00 120.00
     25         4125 4425 4125 5700 5850 5700
     262 1 0 1 0 7 200 -1 -1 3.000 0 0 -1 1 0 3
     27        3 0 1.00 60.00 120.00
     28         5850 5850 3975 5850 3975 4425
     292 1 0 1 0 7 200 -1 -1 4.000 0 0 -1 1 0 3
     30        3 0 1.00 60.00 120.00
     31         9000 4500 9000 5625 7050 5625
     322 1 0 1 0 7 200 -1 -1 3.000 0 0 -1 1 0 2
     33        3 0 1.00 60.00 120.00
     34         5475 5925 5850 5925
     352 1 0 1 0 7 200 -1 -1 3.000 0 0 -1 1 0 2
     36        3 0 1.00 60.00 120.00
     37         5550 5475 5850 5475
     382 1 0 1 0 7 200 -1 -1 4.000 0 0 -1 1 0 2
     39        3 0 1.00 60.00 120.00
     40         7275 5775 7050 5775
     414 0 0 200 -1 0 6 0.0000 4 90 450 4350 5475 access_lock\001
     424 0 0 200 -1 0 6 0.0000 4 90 480 4200 5625 request_lock\001
     434 0 0 200 -1 0 6 0.0000 4 90 465 4050 5775 victim_lock\001
     444 2 0 200 -1 0 6 0.0000 4 90 480 8925 5550 respons_lock\001
     45-6
     46-6
     476 2700 3900 7200 6300
     486 2700 4275 3525 4950
     496 2700 4500 3300 4950
     501 1 0 1 0 7 201 -1 20 0.000 1 0.0000 3000 4725 225 150 3000 4725 3225 4575
     514 1 0 201 -1 0 8 0.0000 0 90 345 3000 4725 Victim\001
     52-6
     532 1 0 1 0 7 201 -1 -1 4.000 0 0 -1 1 0 2
     54        3 0 1.00 60.00 120.00
     55         3225 4575 3525 4275
     56-6
     571 3 0 1 0 7 201 -1 0 3.000 1 0.0000 5475 3975 19 19 5475 3975 5456 3976
     582 1 0 1 0 7 201 -1 -1 3.000 0 0 -1 1 0 2
     59        3 0 1.00 60.00 120.00
     60         4425 3975 5850 3975
     612 1 0 1 0 7 201 -1 -1 3.000 0 0 -1 1 0 2
     62        3 0 1.00 60.00 120.00
     63         5475 3975 5475 6300
     644 2 0 201 -1 0 6 0.0000 4 75 540 7200 6150 address - bank\001
     654 2 0 201 -1 0 6 0.0000 4 60 255 5025 4050 victim\001
     66-6
    10676 6150 3150 6750 3450
    11 2 1 0 1 0 11 50 -1 20 0.000 0 0 -1 0 0 4
     682 1 0 1 0 11 100 -1 20 0.000 0 0 -1 0 0 4
    1269         6150 3450 6750 3450 6750 3150 6150 3150
    13 2 1 0 1 0 11 50 -1 20 0.000 0 0 -1 0 0 2
     702 1 0 1 0 11 100 -1 20 0.000 0 0 -1 0 0 2
    1471         6600 3150 6600 3450
    15 2 1 0 1 0 11 50 -1 20 0.000 0 0 -1 0 0 2
     722 1 0 1 0 11 100 -1 20 0.000 0 0 -1 0 0 2
    1673         6450 3150 6450 3450
    1774-6
    18 6 4350 3450 5400 4425
    19 5 1 0 1 0 14 50 -1 -1 0.000 0 1 1 0 4875.000 4162.500 4725 4275 4875 4350 5025 4275
    20         3 0 1.00 60.00 120.00
    21 5 1 0 1 0 14 50 -1 -1 0.000 0 1 1 0 5043.750 3900.000 5175 3975 5175 3825 5025 3750
    22         3 0 1.00 60.00 120.00
    23 5 1 0 1 0 14 50 -1 -1 0.000 0 1 1 0 4706.250 3900.000 4725 3750 4575 3825 4575 3975
    24         3 0 1.00 60.00 120.00
    25 1 3 0 1 0 14 50 -1 20 0.000 1 0.0000 4875 3675 150 150 4875 3675 5025 3675
    26 1 3 0 1 0 14 50 -1 20 0.000 1 0.0000 5175 4125 150 150 5175 4125 5325 4125
    27 1 3 0 1 0 14 50 -1 20 0.000 1 0.0000 4575 4125 150 150 4575 4125 4725 4125
    28 -6
    29 6 7500 3450 8550 4425
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    43 -6
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  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_overview_basic.fig

    r44 r45  
    88-2
    991200 2
    10 6 4050 5700 4350 6300
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    17 -6
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    2527-6
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    3335-6
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    44 -6
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    55 -6
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  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/CACHE_pipeline.fig

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