Changeset 139 for PROJECT_CORE_MPI

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/CORE_MPI/MultiMPITest.vhd

-                      r100
+                      r139
 port (clkm : in std_logic;
 reset : in std_logic;
 result : out std_logic_vector(Word-1 downto 0));
+Led : out std_logic_vector(Word-1 downto 0));
 --simulation translate_on
 END MultiMPITest;
 …
 signal MPI_Node_in : Ar_MPIPort_in(1 to PROC) ;
 signal MPI_Node_Out : Ar_MPIPort_out(1 to PROC);
+signal result :std_logic_vector(Word-1 downto 0);
 …
 --MPI_Node_in(4).reset<=reset;
 --MPI_Node_in(4).clk<=clkm;
 Result<=MPi_Node_out(1).PushOut;
+Led(7 downto 0)<=result(7 downto 0);
 PE_s:for i in 1 to STATIC_HT generate
 S: PE   Generic map (DestId=>i-1)

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/CoreTypes.vhd

-                      r101
+                      r139
 use IEEE.numeric_std.all;
 package CoreTypes is
 CONSTANT Word :POSITIVE:= 8;
+CONSTANT Word :POSITIVE:= 16;
 CONSTANT ADRLEN:POSITIVE:=16;
 CONSTANT LZFILL :std_logic_vector(2*Word-ADRLEN to 0):=(others=>'0');--indique le nombre de zero à utiliser pour completer le bus de données lorsque la longueur restante du bus d'adresse est inférueure à la largeur du bus de données
 …
    array(natural range <>) of std_logic_vector( Word-1 downto 0);
+        type Typ_PortIO8 is
+   array(natural range <>) of std_logic_vector( 7 downto 0);
         type memory is
         array (natural range <>) of std_logic_vector(word-1 downto 0);
 …
 end component SWITCH_GEN;
 -- déclaration des fonctions utilisées
+ function wor (din : std_logic_vector) return std_logic;
+subtype resolved_or is wor std_logic;
  FUNCTION all_ones(s1:std_logic_vector) return std_logic;
   --This function returns if the input vector has all ones and no zeros
 …
 variable bit_image: String(1 to 3) := std_logic'image(L);
 begin
 return(bit_image(1 to 1));
+return(bit_image(2 to 2));
 end function image;
 …
 return(RetVal);
 end function image;
+function wor (din : std_logic_vector) return std_logic is
+begin
+for i in din'range loop
+if (din(i)='1') then
+return din(i);
+end if;
+end loop;
+return '0';
+end function wor;
 end CoreTypes;

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/Crossbar.vhd

-                      r101
+                      r139
     Port ( clk : in  STD_LOGIC;
                           reset : in  STD_LOGIC; --pour gérer le pipeline
                           Port1_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port2_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port3_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port4_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
                           Port5_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port6_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port7_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port8_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
                           Port9_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port10_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port11_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port12_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
                           Port13_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port14_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port15_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port16_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
+                          Port1_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port2_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port3_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port4_in : in  STD_LOGIC_VECTOR (7 downto 0);
+                          Port5_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port6_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port7_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port8_in : in  STD_LOGIC_VECTOR (7 downto 0);
+                          Port9_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port10_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port11_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port12_in : in  STD_LOGIC_VECTOR (7 downto 0);
+                          Port13_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port14_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port15_in : in  STD_LOGIC_VECTOR (7 downto 0);
+           Port16_in : in  STD_LOGIC_VECTOR (7 downto 0);
                           Port1_pulse_in : in std_logic;
 …
                           Port16_pulse_out : out std_logic;
                           Port1_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port2_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port3_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port4_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
                           Port5_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port6_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port7_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port8_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
                           Port9_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port10_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port11_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port12_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
                           Port13_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port14_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port15_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
            Port16_out : out  STD_LOGIC_VECTOR (Word-1 downto 0);
+                          Port1_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port2_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port3_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port4_out : out  STD_LOGIC_VECTOR (7 downto 0);
+                          Port5_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port6_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port7_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port8_out : out  STD_LOGIC_VECTOR (7 downto 0);
+                          Port9_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port10_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port11_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port12_out : out  STD_LOGIC_VECTOR (7 downto 0);
+                          Port13_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port14_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port15_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           Port16_out : out  STD_LOGIC_VECTOR (7 downto 0);
            Ctrl : in  STD_LOGIC_VECTOR (number_of_crossbar_ports*number_of_crossbar_ports downto 1)

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/FIFO_256_FWFT.vhd

-                      r101
+                      r139
 attribute RAM_STYLE : string;
 type ram_type is array (2**(MPROOF+word)-1 downto 0) of std_logic_vector (Word-1 downto 0);
+type ram_type is array (2**(MPROOF+8)-1 downto 0) of std_logic_vector (Word-1 downto 0);
         signal RAM: ram_type;
         attribute RAM_STYLE of RAM: signal is "BLOCK";
 -- declaration des signeaux des compteurs
 signal push_address_counter: std_logic_vector(MPROOF+Word-1 downto 0);
 signal pop_address_counter : std_logic_vector(MPROOF+Word-1 downto 0);
 signal fifo_counter : std_logic_vector(MPROOF+Word-1 downto 0);
+signal push_address_counter: std_logic_vector(MPROOF+8-1 downto 0);
+signal pop_address_counter : std_logic_vector(MPROOF+8-1 downto 0);
+signal fifo_counter : std_logic_vector(MPROOF+8-1 downto 0);
 --autre signaux
 signal empty_signal: std_logic:='1';
 …
 wr_en_signal <= wr_en and (not full_signal); -- la donnée est ignorée si le fifo est plein
 rd_en_signal <= rd_en and (not empty_signal);-- pas de lecture si le fifo est vide
 full_signal <= '1' when unsigned(fifo_counter) = 2**(MProof+word)-1 else
+full_signal <= '1' when unsigned(fifo_counter) = 2**(MProof+8)-1 else
                                    '0';
 near_full <= '1' when unsigned(fifo_counter) >= 2**(MProof+word)-5 else
+near_full <= '1' when unsigned(fifo_counter) >= 2**(MProof+8)-5 else
                                    '0';
 --empty_signal <= '1' when fifo_counter = "000000"  else
 …
  -- processus de comptage des octets dans le fifo
  fifo_counter_process : process(clk_signal)
 variable count : std_logic_vector(MPROOF+word-1 downto 0):= (others=>'0');
+variable count : std_logic_vector(MPROOF+8-1 downto 0):= (others=>'0');
 begin
  if rising_edge(clk_signal) then

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/INPUT_PORT_MODULE.vhd

-                      r101
+                      r139
 entity INPUT_PORT_MODULE is
     generic(number_of_ports : positive := 4;
+         Port_num: natural:=1);  -- port_num est l'id du port
+                                adr_mask : natural := 0;--le nombre de'1' en partant le la gauche de l'adresse
+                                adr_len: positive:=10; --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                                tot_ports: positive :=8; --Nomnre de ports total du réseau
+                                adr_sub_net : std_logic_vector(9 downto 0) := (others=>'0');--l'adresse du sous-réseau
+                                Port_num: natural:=1;  -- port_num est l'id du port
+                                nbyte : positive:=2); -- le nombre de Byte dans chaque mot du port par défaut 2
     Port ( data_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            data_in_en : in  STD_LOGIC; -- signaler la présence des données en entrée
 …
                           fifo_empty : out  STD_LOGIC; -- le tampon d'entrée est vide
                           priority_rotation : out std_logic;  -- reserver le canal de transmission
            data_out : out  STD_LOGIC_VECTOR (Word-1 downto 0); --données vers le réseau crossbar
+           data_out : out  STD_LOGIC_VECTOR (7 downto 0); --données vers le réseau crossbar
                           data_out_pulse : out std_logic); -- permet de ...
 …
 --definition du type etat pour les fsm
 type fsm_states is (state0, CmdOn, WaitGrant, ReqPort, state1, state2,strecover,stpulse,stateErr, state3);-- definition du type etat pour le codage des etats des fsm
 type fsm_states2 is(cmdstart,cmdwait,cmdread,cmdSetDest,cmdSetCount,cmdSetId,cmdpulse,CmdEnd);
+type fsm_states is (state0, CmdOn, WaitGrant, ReqPort,addhead,addheadn, state1,state1n, state2,state2n,strecover,stpulse,stpulsen,stateErr, state3);-- definition du type etat pour le codage des etats des fsm
+type fsm_states2 is(cmdstart,cmdwait,cmdread,cmdSetDest,cmdSetCount,cmdSetId,cmdSetDestn,cmdSetCountn,cmdSetIdn,cmdpulse,cmdpulsen,CmdEnd);
 signal pop_state : fsm_states;
 signal cmdstate : fsm_states2;
 …
 signal dat_Err :std_logic:='0'; -- signal une erreur pendant l'exécution
 signal wrok,readOk,CmdReadOk : std_logic:='0'; --indique s'il est possible de lire les données
+--
+signal rt_err : std_logic;--erreur sur la route
+signal route :std_logic_vector(9 downto 0);
+signal dest_port:std_logic_vector(Word/2-1 downto 0);
+signal nib,cnib:natural range 0 to 4:=1;--indique le sous-octet à traiter
+signal pulseOn :std_logic:='0';--indique que le prochain état est celui de l'impulsion
 -- signaux utilisés dans les fsm
 signal request_decoder,req_grant : STD_LOGIC_VECTOR(number_of_ports  downto 1);
 …
 signal request_latch : STD_LOGIC_VECTOR(4 downto 1):=(others=>'0');   -- pourquoi pas 3 downto 0 ?
 signal request_latch_en : std_logic;
 signal pipeline_latch : std_logic_vector(Word-1 downto 0);
+signal pipeline_latch : std_logic_vector(7 downto 0);
 signal pipeline_latch_en : std_logic;
 signal request_word :  std_logic_vector(5 downto 1);
 …
 signal fifo_empty_signal : std_logic;
 signal fifo_read_signal : std_logic;
 signal fifo_out_signal,cmd_data_signal : std_logic_vector(Word-1 downto 0);
 signal push_dout : std_logic_vector(Word-1 downto 0);
+signal fifo_out_signal,fifo_out2,cmd_data_signal : std_logic_vector(Word-1 downto 0);
+signal push_dout : std_logic_vector(7 downto 0);
 signal empty_latch : std_logic ;
+signal PORT_ID :std_logic_vector(Word-1 downto 0):=STD_LOGIC_VECTOR(to_unsigned(number_of_ports-1,4))& STD_LOGIC_VECTOR(to_unsigned(port_num-1,4));
 -- signaux du compteur de données
 signal data_counter : std_logic_vector(Word-1 downto 0);
+function count_bits(param:natural) return natural is
+  variable p : natural range 0 to 127:=0;
+begin
+n1: for i in 0 to 127 loop
+    if param<=2**i then
+      p:=i;
+      exit n1;
+  end if;
+  end loop n1;
+  return p;
+end function;
+function Get_Port_ID(adr_sub_net:std_logic_vector;adr_mask:natural;n_ports:positive;numport:positive) return std_logic_vector is
+--cette fonction permet de calculer le port_id ou l'adresse de sous réseau en fonction du masque
+variable tport_id:std_logic_vector(adr_len-1 downto 0):=(others=>'0'); --
+variable p : natural range 0 to 9:=0;
+begin
+--n1: for i in 0 to 9 loop
+--    if n_ports-1<2**i then
+--      p:=i;
+--      exit n1;
+--  end if;
+--  end loop n1;
+  p:=count_bits(n_ports-1);
+    tport_id:=adr_sub_net(adr_len-1 downto p) & std_logic_vector(to_unsigned(numport-1,p));
+    return tport_id;
+end function;
+--case n_ports is
+--when 1|2|3 =>tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1);
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-2):= std_logic_vector(to_unsigned(numport,1));
+--when 4|5 =>tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1);
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-3):= std_logic_vector(to_unsigned(numport,2));
+--when 6|9 =>tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1);
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-4):= std_logic_vector(to_unsigned(numport,3));
+--
+--when others => --10 to 16
+--tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1) ;
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-5):= std_logic_vector(to_unsigned(numport,4));
+--
+--end case;
+--  return tport_id;
+--end function;
+signal PORT_ID :std_logic_vector(adr_len-1 downto 0):=GET_PORT_ID(adr_sub_net,adr_mask,number_of_ports,port_num);
+constant n_ports_bits:natural:=count_bits(number_of_ports-1);--compte le nombre de bit par port
+constant pid_bits:natural:=count_bits(tot_ports); --donne le nombre de bits utiles dans une adresse
 begin
 -- instantiation du FIFO_256
 …
                   pipeline_latch <= push_dout;
                   elsif pipeline_latch_en = '1' and cmd_exec='1' then
                   pipeline_latch <= cmd_data_signal;
+                  pipeline_latch <= cmd_data_signal(8*cnib-1 downto 8*(cnib-1));
           end if;
         end if;
 end process;
 --latch qui memorise l'adresse de destination du packet
 request_latch_process : process(clk)
+variable rt:std_logic_vector(9 downto 0):=(others=>'0');--route
+variable reql:std_logic_vector(4 downto 1):=(others=>'0');--request_latch
+--variable adr_e,p:natural range 0 to 15:=0;
 begin
         if rising_edge(clk) then
                 if reset_signal = '1' then
                   request_latch <= (others => '0');
+                  reql := (others => '0');
                   elsif request_latch_en = '1' and cmd_in_en='0' then  --si la lecture de la destination est autorisée
+                  request_latch <=fifo_out_signal(3 downto 0); --fifo_out_signal(3) & fifo_out_signal(2) & fifo_out_signal(1) & fifo_out_signal(0);
+                assert (unsigned(fifo_out_signal(3 downto 0))<number_of_ports)
+        report "Input_port_module n° " & integer'image(port_num) & " Le port sollicité n'existe pas le NoC va être bloqué !"
+        severity failure;
+                  elsif cmd_in_en='1' and request_latch_en='1' then  --c'est une commande le port de dest est le même que le port d'entrée
+                  rt:=(others=>'0');
+                  if adr_mask=0 then
+                    reql(n_ports_bits downto 1):=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                    request_latch(n_ports_bits downto 1)<=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                    report "Route racine:";
+                  else
+                  rt(pid_bits-1 downto pid_bits-adr_mask):=fifo_out_signal(pid_bits-1 downto pid_bits-adr_mask);
+                  if rt=adr_sub_net then
+                    report "Route trouvé:" & integer'image(to_integer(unsigned(rt))) & " adr_sub_net=" & integer'image(to_integer(unsigned(adr_sub_net))) & " fifo_out_sig:=" & image(fifo_out_signal) & " sur le port " & integer'image(to_integer(unsigned(port_id))+1);
+                    reql(n_ports_bits downto 1):=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                    request_latch(n_ports_bits downto 1)<=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                  else
+                         if number_of_ports=Port_num then --si c'est un paquet descendant alors le détruire
+                             report "Input_port_module n°" & integer'image(to_integer(unsigned(port_id))) & " La route sollicité n'existe pas dans ce sous réseau le paquet va être détruit ! fifo_out_sig:=" & image(fifo_out_signal);
+                             request_latch<="0000"; --à revoir il faut empêcher le routeur de se bloquer
+                             rt_err<='1'; --il faut activer la destruction du paquet
+                         else --faire monter les données vers le ports supérieur
+                                  request_latch<=std_logic_vector(to_unsigned(number_of_ports-1,4));
+                                  reql:=std_logic_vector(to_unsigned(number_of_ports-1,4));
+                                  rt_err<='0';
+                         end if;
+                  end if;
+                 end if;
+                  report  "fifo_out=" & image(fifo_out_signal) & " pid_bits:=" & integer'image(pid_bits) & " adr_mask:=" & integer'image(adr_mask) & " rt:=" & image(rt) & " adr_sub_net=" & image(adr_sub_net) & " reql:=" & image(reql) & " sur le port "  & integer'image(to_integer(unsigned(port_id))+1);
+                        assert (unsigned(reql)<number_of_ports-1)
+                 report "Input_port_module n° " & integer'image(port_num) & " Le port sollicité n'est pas dans la branche !"
+                 severity warning;
+                elsif cmd_in_en='1' and request_latch_en='1' then  --c'est une commande le port de dest est le même que le port d'entrée
                    request_latch<=Port_ID(3 downto 0);  --car les ports commencent à 0
                 end if;
+        end if;
+                end if;
+        --request_latch<=reql;
+        route<=rt; --pour le débogage uniquement pas besoin de conserver ce paramètre en principe
 end process;
 …
                                                                         pop_state <= CmdOn;
                                                                 end if;
+                                                                nib<=nbyte;
                         when CmdOn => if empty_latch='1' and cmd_in_en='0' then
                                                                 pop_state <= state0;
 …
                                                                                 --
                                                                                 pop_state <= state1;
+                                                                                fifo_out2<=fifo_out_signal;
                                                                 --end if;
+                        when addhead =>
+                                                                        pop_state <= addheadn;
+                        when addheadn =>  pop_state <= state1;
                         when state1 => if port_granted ='1' then --lecture de la longueur des données
                                                                                 data_counter <= fifo_out_signal;
 …
                                                                                                 readOk<='1';
                                                                                 end if;
+                                                                                pop_state <= state2;
+                                                                                pop_state <= state1n;
+                                                                                nib<=nib-1;
                                                                                 wrok<='1';
                                                                                 else
                                                                                   wrok<='0';
                                                               end if;
+                        when state1n =>                 if nib=1 then
+                                                                                                pop_state <= state2;
+                                                                                                nib<=nbyte;
+                                                                                else
+                                                                                        nib<=nib-1;
+                                                                                end if;
+                                                                                wrok<='1';
+                                                                                fifo_out2<=fifo_out_signal;
                         when state2 => if port_granted='1' then
                                        wrok<='1';
                                                                                 if fifo_empty_signal ='0'  then
                                                                                   if rd_en_signal ='1' and unsigned(data_counter)<= 3 then
+                                                                                  if rd_en_signal ='1' and unsigned(data_counter)<= 2 then
                                                                                         data_counter <= data_counter - 1;
+                                                                                        pop_state <= stpulse;
+                                                                                        pop_state <= state2n;
+                                                                                        nib<=nib-1;
                                                                                         ReadOk<='1';
+                                                                                        pulseon<='1';
                                                                                 elsif rd_en_signal ='1' then
                                                                                   data_counter <= data_counter - 1;
+                                                                                  pop_state <= state2;
+                                                                                  pop_state <= state2n;
+                                                                                  nib<=nib-1;
                                                                                   ReadOk<='1';
                                                                                 else --fifo_empty_signal='1' fin prématurée de la lecture
 …
                                                                                 data_counter <= data_counter + 1;
                                                                         end if;
+                        when state2n => if nib=1 then
+                                         if pulseon='1' then
+                                                                                                pop_state <= stpulse;
+                                                                                                else
+                                                                                                 pop_state <= state2;
+                                                                                                end if;
+                                                                                                nib<=nbyte;
+                                                                                else
+                                                                                        nib<=nib-1;
+                                                                                end if;
+                                                                                wrok<='1';
+                                                                                 fifo_out2<=fifo_out_signal;
                         when strecover => if fifo_empty_signal='0' and port_granted='1' then
                                      pop_state<=state2;
 …
                         when stpulse => if port_granted='1' then
+                                                                                        pop_state <= state3;            --pousser la dernière donnée dehors
+                                                                                        pop_state <= state3;--stpulsen;         --pousser la dernière donnée dehors
+                                                                                        --nib<=nib-1;
                                                                                         data_counter <= data_counter - 1;
                                                                                         wrok<='1';
+                                                                        end if;
+                                         wrok<='0';
+                                                                                        pulseon<='0';
+                                                                        else
+                                                                                        wrok<='0';
+                                                                        end if;
+                        when stpulsen =>        wrok<='0';
+                                                                        if nib=1 then
+                                                                                                pop_state <= state3;
+                                                                                                nib<=nbyte;
+                                                                                else
+                                                                                        nib<=nib-1;
+                                                                                end if;
+                                                                                 fifo_out2<=fifo_out_signal;
                         when state3 =>  wrok<='0';
                                                                                 data_counter <= data_counter - 1;
 …
 -- actions associées à chaque etat de la fsm de mealy
 pop_fsm_action : process(pop_state, fifo_out_signal,empty_latch, rd_en_signal,readok, port_granted )
+pop_fsm_action : process(pop_state, fifo_out_signal,fifo_out2,empty_latch, rd_en_signal,readok, port_granted,nib )
   begin
 -- code fonctionnel
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when CmdOn =>           dat_request_latch_en <= '0';
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when WaitGrant =>
                                                                 dat_request_latch_en <='1'; --autoriser l'identification du port de destination
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal(7 downto 4) & PORT_ID(3 downto 0);
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
+                                                                --push_dout<=fifo_out_signal(Word-1 downto Word/2)  & PORT_ID(Word/2-1 downto 0);
                 when ReqPort =>
                                                                 dat_request_latch_en <='1'; --autoriser l'identification du port de destination
                                                                 dat_pipeline_latch_en <= '1'; --pour le transmettre à travers le réseau
+                                                                dat_pipeline_latch_en <= '0'; --pour le transmettre à travers le réseau
                                                                 dat_fifo_read_signal <= '1';
                                                                 dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal(7 downto 4) & PORT_ID(3 downto 0);
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
+                                                                --push_dout<=fifo_out_signal(Word-1 downto Word/2) & PORT_ID(Word/2-1 downto 0);
+                when addhead =>
+                                                                dat_request_latch_en <='0'; --autoriser l'identification du port de destination
+                                                                dat_pipeline_latch_en <= '1'; --pour le transmettre à travers le réseau
+                                                                dat_fifo_read_signal <= '0';
+                                                                dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
+                                                                dat_data_out_pulse <= '0';     --transmettre le signal pour le dernier mot
+                                                                dat_priority_rotation <= '0';
+                                                                dat_exec<='1';
+                                                                dat_Err<='0';
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when state1 =>    dat_request_latch_en <= '0';
                                                                 dat_pipeline_latch_en <= rd_en_signal and port_granted;
+                                                                dat_fifo_read_signal <= rd_en_signal and port_granted;
+                                                                dat_fifo_read_signal <= '0';--rd_en_signal and port_granted;
+                                                                dat_request_decoder_en <= '1';
+                                                                dat_data_out_pulse <= '0';--port_granted;
+                                                                dat_priority_rotation <= '0';
+                                                                dat_exec<='1';
+                                                                dat_Err<='0';
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
+                when state1n =>    dat_request_latch_en <= '0';
+                                                                dat_pipeline_latch_en <= '1'; -- toujours actif pour cet octet
+                                                                dat_fifo_read_signal <= '0';
                                                                 dat_request_decoder_en <= '1';
                                                                 dat_data_out_pulse <= port_granted;
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
           when state2 |strecover =>    dat_request_latch_en <= '0';
 …
                                                                 dat_fifo_read_signal <= port_granted and readok;
                                                                 dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
                                                                 dat_data_out_pulse <= port_granted and wrOk and not(fifo_empty_signal);
+                                                                dat_data_out_pulse <= port_granted and wrOk ;--and not(fifo_empty_signal);
                                                                 dat_priority_rotation <= '0';
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal;
+          when stpulse =>    dat_request_latch_en <= '0'; --pousser la dernière donnée
+                                                                dat_pipeline_latch_en <= '0';  --autoriser la lecture du fifo en sortie
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
+                 when state2n  =>    dat_request_latch_en <= '0';
+                                                                dat_pipeline_latch_en <= '1';  --autoriser la lecture du fifo en sortie
+                                                                dat_fifo_read_signal <= '0';
+                                                                dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
+                                                                dat_data_out_pulse <= port_granted and wrOk ;--and not(fifo_empty_signal);
+                                                                dat_priority_rotation <= '0';
+                                                                dat_exec<='1';
+                                                                dat_Err<='0';
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
+          when stpulse|stpulsen =>    dat_request_latch_en <= '0'; --pousser la dernière donnée
+                                                                dat_pipeline_latch_en <= wrok;  --autoriser la lecture du fifo en sortie
                                                                 dat_fifo_read_signal <='0';
                                                                 dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
                 when state3 =>    dat_request_latch_en <= '0';
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when stateErr =>    dat_request_latch_en <= '0';
                                                                 dat_pipeline_latch_en <= '0';
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='1';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when others =>    dat_request_latch_en <= '0';
                                                                 dat_pipeline_latch_en <= '0';
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 end case;
  end process;
  -- traitement des commandes reçues par le switch
 fsm_cmd:process(clk,cmd_in_en)
+fsm_cmd:process(clk)
 variable timeout : natural:=0;
 variable cmdcode : natural range 0 to 255;
 …
                                 end if;
                                 cmdReadOk<='0';
+                                cnib<=nbyte;
                 when cmdwait => if port_granted='1' then  -- demande du port de sortie
 …
 --                              end if;
                 when cmdsetdest =>
                                 if port_granted='1' then
+                                        cmdstate<=cmdsetdestn;
+                                        cnib<=cnib-1;
+                                end if;
+                                cmdReadOk<='0';
+                when cmdsetdestn =>     if cnib=1 then
+                                                                                                cmdstate<=cmdsetcount;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
+                when cmdsetcount =>
+                                if port_granted='1' then
+                                        cmdstate<=cmdsetcountn;
+                                        cnib<=cnib-1;
+                                else
                                         cmdstate<=cmdsetcount;
                                 end if;
                                 cmdReadOk<='0';
                 when cmdsetcount =>
                                 if port_granted='1' then
                                         cmdstate<=cmdsetID;
                                 else
                                         cmdstate<=cmdsetdest;
                                 end if;
                                 cmdReadOk<='0';
+                when cmdsetcountn =>    if cnib=1 then
+                                                                                                cmdstate<=cmdsetID;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
                 when cmdsetID=>
                         if port_granted='1' then
+                        cmdstate <=cmdpulse;
+                        cmdstate <=cmdsetIDn;
+                        cnib<=cnib-1;
                         end if;
                         cmdReadOk<='0';
+                when cmdsetIDn =>       if cnib=1 then
+                                                                                                cmdstate<=cmdpulse;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
                 when cmdpulse =>
                         if port_granted='1' then
+                        cmdstate <=cmdEnd;
+                        cmdstate <=cmdpulsen;
+                        cnib<=cnib-1;
                         end if;
                         cmdReadOk<='0';
+                when cmdpulsen => if cnib=1 then
+                                                                                                cmdstate<=cmdEnd;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
                 when cmdend  =>
                         if cmd_in_en='0' then --éviter l'exécution en boucle
 …
                                                 cmd_data_out_pulse <= '0';
                                                 cmd_priority_rotation <= '1';                    --sans priorité
                                                 cmd_data_signal<=Port_ID;
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
                 when cmdwait =>
                                                 cmd_exec<='1';
 …
                                                 cmd_priority_rotation <= '0';    --avec priorité
                                                 cmd_request_decoder_en <= '1';   --demande d'émission
                                                 cmd_data_signal<=Port_ID;
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
                                                 cmd_data_out_pulse <= '0';
         when cmdsetdest  =>
 …
                                                 cmd_data_out_pulse <= '0';
                                                 cmd_priority_rotation <= '0';
+                                                cmd_data_signal<=Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+        when cmdsetcount =>
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+                when cmdsetdestn  =>
+                                                --cmd_request_decoder_en <= '1';
+                                                cmd_exec<='1';
+                                                cmd_pipeline_latch_en <='1'; --empiler dans le tampon de sortie la donnée
+                                                cmd_fifo_read_signal <='0';
+                                                cmd_request_latch_en<='0';
+                                                cmd_request_decoder_en <= '1';          --autoriser le decodeur à activer le dernier bit de request
+                                                cmd_data_out_pulse <= '1';
+                                                cmd_priority_rotation <= '0';
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+        when cmdsetcount|cmdsetcountn=>
                                                 cmd_exec<='1';
 …
                                                 cmd_data_out_pulse <= port_granted;
                                                 cmd_priority_rotation <= '0';
                                                 cmd_data_signal<=STD_LOGIC_VECTOR(to_unsigned(3,8));
         when cmdSetId =>
+                                                cmd_data_signal<=STD_LOGIC_VECTOR(to_unsigned(3,Word));
+        when cmdSetId| cmdSetIdn=>
                                                 --cmd_request_decoder_en <= '1';
                                                 cmd_exec<='1';
 …
                                                 cmd_data_out_pulse <= port_granted;
                                                 cmd_priority_rotation <= '0';
                                                 cmd_data_signal<=Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+                                                report "Le nombre de port est" & integer'image(tot_ports) & " l'id du port est : " & image(port_id);
         when cmdpulse =>        cmd_exec<='1';
                                                 cmd_pipeline_latch_en <='0';
+                                                cmd_pipeline_latch_en <='1';
                                                 cmd_fifo_read_signal <='0';
                                                 cmd_request_latch_en<='0';
 …
                                                 cmd_data_out_pulse <= '1';--port_granted;     --s'assurer que la dernière donnée est bien lue
                                                 cmd_priority_rotation <= '0';
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
+        when cmdpulsen  =>      cmd_exec<='1';
+                                                cmd_pipeline_latch_en <='0';
+                                                cmd_fifo_read_signal <='0';
+                                                cmd_request_latch_en<='0';
+                                                cmd_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
+                                                cmd_data_out_pulse <= '0';--port_granted;     --s'assurer que la dernière donnée est bien lue
+                                                cmd_priority_rotation <= '0';
                                                                 --cmd_data_signal<=Port_ID ;
                                                 cmd_data_signal<=Port_ID;
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
         when cmdend =>

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/INPUT_PORT_MODULE.vhd.bak

-                      r101
+                      r139
 entity INPUT_PORT_MODULE is
     generic(number_of_ports : positive := 4;
+         Port_num: natural:=1);  -- port_num est l'id du port
+                                adr_mask : natural := 0;--le nombre de'1' en partant le la gauche de l'adresse
+                                adr_len: positive:=10; --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                                tot_ports: positive :=8; --Nomnre de ports total du réseau
+                                adr_sub_net : std_logic_vector(9 downto 0) := (others=>'0');--l'adresse du sous-réseau
+                                Port_num: natural:=1;  -- port_num est l'id du port
+                                nbyte : positive:=2); -- le nombre de Byte dans chaque mot du port par défaut 2
     Port ( data_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            data_in_en : in  STD_LOGIC; -- signaler la présence des données en entrée
 …
                           fifo_empty : out  STD_LOGIC; -- le tampon d'entrée est vide
                           priority_rotation : out std_logic;  -- reserver le canal de transmission
            data_out : out  STD_LOGIC_VECTOR (Word-1 downto 0); --données vers le réseau crossbar
+           data_out : out  STD_LOGIC_VECTOR (7 downto 0); --données vers le réseau crossbar
                           data_out_pulse : out std_logic); -- permet de ...
 …
 --definition du type etat pour les fsm
 type fsm_states is (state0, CmdOn, WaitGrant, ReqPort, state1, state2,strecover,stpulse,stateErr, state3);-- definition du type etat pour le codage des etats des fsm
 type fsm_states2 is(cmdstart,cmdwait,cmdread,cmdSetDest,cmdSetCount,cmdSetId,cmdpulse,CmdEnd);
+type fsm_states is (state0, CmdOn, WaitGrant, ReqPort,addhead,addheadn, state1,state1n, state2,state2n,strecover,stpulse,stpulsen,stateErr, state3);-- definition du type etat pour le codage des etats des fsm
+type fsm_states2 is(cmdstart,cmdwait,cmdread,cmdSetDest,cmdSetCount,cmdSetId,cmdSetDestn,cmdSetCountn,cmdSetIdn,cmdpulse,cmdpulsen,CmdEnd);
 signal pop_state : fsm_states;
 signal cmdstate : fsm_states2;
 …
 signal dat_Err :std_logic:='0'; -- signal une erreur pendant l'exécution
 signal wrok,readOk,CmdReadOk : std_logic:='0'; --indique s'il est possible de lire les données
+--
+signal rt_err : std_logic;--erreur sur la route
+signal route :std_logic_vector(9 downto 0);
+signal dest_port:std_logic_vector(Word/2-1 downto 0);
+signal nib,cnib:natural range 0 to 4:=1;--indique le sous-octet à traiter
+signal pulseOn :std_logic:='0';--indique que le prochain état est celui de l'impulsion
 -- signaux utilisés dans les fsm
 signal request_decoder,req_grant : STD_LOGIC_VECTOR(number_of_ports  downto 1);
 …
 signal request_latch : STD_LOGIC_VECTOR(4 downto 1):=(others=>'0');   -- pourquoi pas 3 downto 0 ?
 signal request_latch_en : std_logic;
 signal pipeline_latch : std_logic_vector(Word-1 downto 0);
+signal pipeline_latch : std_logic_vector(7 downto 0);
 signal pipeline_latch_en : std_logic;
 signal request_word :  std_logic_vector(5 downto 1);
 …
 signal fifo_empty_signal : std_logic;
 signal fifo_read_signal : std_logic;
 signal fifo_out_signal,cmd_data_signal : std_logic_vector(Word-1 downto 0);
 signal push_dout : std_logic_vector(Word-1 downto 0);
+signal fifo_out_signal,fifo_out2,cmd_data_signal : std_logic_vector(Word-1 downto 0);
+signal push_dout : std_logic_vector(7 downto 0);
 signal empty_latch : std_logic ;
+signal PORT_ID :std_logic_vector(Word-1 downto 0):=STD_LOGIC_VECTOR(to_unsigned(number_of_ports-1,4))& STD_LOGIC_VECTOR(to_unsigned(port_num-1,4));
 -- signaux du compteur de données
 signal data_counter : std_logic_vector(Word-1 downto 0);
+function count_bits(param:natural) return natural is
+  variable p : natural range 0 to 127:=0;
+begin
+n1: for i in 0 to 127 loop
+    if param<=2**i then
+      p:=i;
+      exit n1;
+  end if;
+  end loop n1;
+  return p;
+end function;
+function Get_Port_ID(adr_sub_net:std_logic_vector;adr_mask:natural;n_ports:positive;numport:positive) return std_logic_vector is
+--cette fonction permet de calculer le port_id ou l'adresse de sous réseau en fonction du masque
+variable tport_id:std_logic_vector(adr_len-1 downto 0):=(others=>'0'); --
+variable p : natural range 0 to 9:=0;
+begin
+--n1: for i in 0 to 9 loop
+--    if n_ports-1<2**i then
+--      p:=i;
+--      exit n1;
+--  end if;
+--  end loop n1;
+  p:=count_bits(n_ports-1);
+    tport_id:=adr_sub_net(adr_len-1 downto p) & std_logic_vector(to_unsigned(numport-1,p));
+    return tport_id;
+end function;
+--case n_ports is
+--when 1|2|3 =>tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1);
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-2):= std_logic_vector(to_unsigned(numport,1));
+--when 4|5 =>tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1);
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-3):= std_logic_vector(to_unsigned(numport,2));
+--when 6|9 =>tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1);
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-4):= std_logic_vector(to_unsigned(numport,3));
+--
+--when others => --10 to 16
+--tport_id(adr_len-1 downto adr_len-adr_mask-1):=adr_sub_net(adr_len-1 downto adr_len-adr_mask-1) ;
+--tport_id(adr_len-adr_mask-2 downto adr_len-adr_mask-5):= std_logic_vector(to_unsigned(numport,4));
+--
+--end case;
+--  return tport_id;
+--end function;
+signal PORT_ID :std_logic_vector(adr_len-1 downto 0):=GET_PORT_ID(adr_sub_net,adr_mask,number_of_ports,port_num);
+constant n_ports_bits:natural:=count_bits(number_of_ports-1);--compte le nombre de bit par port
+constant pid_bits:natural:=count_bits(tot_ports); --donne le nombre de bits utiles dans une adresse
 begin
 -- instantiation du FIFO_256
 …
 --end if;
 end process;
 rd_en_signal <= fifo_empty_signal;--not(empty_latch) ;
+rd_en_signal <= not(fifo_empty_signal);--not(empty_latch) ;
 request <= request_decoder;
 reg_grant:process (request_decoder,grant)
 …
                   pipeline_latch <= push_dout;
                   elsif pipeline_latch_en = '1' and cmd_exec='1' then
                   pipeline_latch <= cmd_data_signal;
+                  pipeline_latch <= cmd_data_signal(8*cnib-1 downto 8*(cnib-1));
           end if;
         end if;
 end process;
 --latch qui memorise l'adresse de destination du packet
 request_latch_process : process(clk)
+variable rt:std_logic_vector(9 downto 0):=(others=>'0');--route
+variable reql:std_logic_vector(4 downto 1):=(others=>'0');--request_latch
+--variable adr_e,p:natural range 0 to 15:=0;
 begin
         if rising_edge(clk) then
                 if reset_signal = '1' then
                   request_latch <= (others => '0');
+                  reql := (others => '0');
                   elsif request_latch_en = '1' and cmd_in_en='0' then  --si la lecture de la destination est autorisée
+                  request_latch <=fifo_out_signal(3 downto 0); --fifo_out_signal(3) & fifo_out_signal(2) & fifo_out_signal(1) & fifo_out_signal(0);
+                assert (unsigned(fifo_out_signal(3 downto 0))<number_of_ports)
+        report "Input_port_module n° " & integer'image(port_num) & " Le port sollicité n'existe pas le NoC va être bloqué !"
+        severity failure;
+                  elsif cmd_in_en='1' and request_latch_en='1' then  --c'est une commande le port de dest est le même que le port d'entrée
+                  rt:=(others=>'0');
+                  if adr_mask=0 then
+                    reql(n_ports_bits downto 1):=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                    request_latch(n_ports_bits downto 1)<=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                    report "Route racine:";
+                  else
+                  rt(pid_bits-1 downto pid_bits-adr_mask):=fifo_out_signal(pid_bits-1 downto pid_bits-adr_mask);
+                  if rt=adr_sub_net then
+                    report "Route trouvé:" & integer'image(to_integer(unsigned(rt))) & " adr_sub_net=" & integer'image(to_integer(unsigned(adr_sub_net))) & " fifo_out_sig:=" & image(fifo_out_signal) & " sur le port " & integer'image(to_integer(unsigned(port_id))+1);
+                    reql(n_ports_bits downto 1):=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                    request_latch(n_ports_bits downto 1)<=fifo_out_signal(pid_bits-adr_mask-1 downto pid_bits-adr_mask-n_ports_bits);
+                  else
+                         if number_of_ports=Port_num then --si c'est un paquet descendant alors le détruire
+                             report "Input_port_module n°" & integer'image(to_integer(unsigned(port_id))) & " La route sollicité n'existe pas dans ce sous réseau le paquet va être détruit ! fifo_out_sig:=" & image(fifo_out_signal);
+                             request_latch<="0000"; --à revoir il faut empêcher le routeur de se bloquer
+                             rt_err<='1'; --il faut activer la destruction du paquet
+                         else --faire monter les données vers le ports supérieur
+                                  request_latch<=std_logic_vector(to_unsigned(number_of_ports-1,4));
+                                  reql:=std_logic_vector(to_unsigned(number_of_ports-1,4));
+                                  rt_err<='0';
+                         end if;
+                  end if;
+                 end if;
+                  report  "fifo_out=" & image(fifo_out_signal) & " pid_bits:=" & integer'image(pid_bits) & " adr_mask:=" & integer'image(adr_mask) & " rt:=" & image(rt) & " adr_sub_net=" & image(adr_sub_net) & " reql:=" & image(reql) & " sur le port "  & integer'image(to_integer(unsigned(port_id))+1);
+                        assert (unsigned(reql)<number_of_ports-1)
+                 report "Input_port_module n° " & integer'image(port_num) & " Le port sollicité n'est pas dans la branche !"
+                 severity warning;
+                elsif cmd_in_en='1' and request_latch_en='1' then  --c'est une commande le port de dest est le même que le port d'entrée
                    request_latch<=Port_ID(3 downto 0);  --car les ports commencent à 0
                 end if;
+        end if;
+                end if;
+        --request_latch<=reql;
+        route<=rt; --pour le débogage uniquement pas besoin de conserver ce paramètre en principe
 end process;
 …
                                                                         pop_state <= CmdOn;
                                                                 end if;
+                                                                nib<=nbyte;
                         when CmdOn => if empty_latch='1' and cmd_in_en='0' then
                                                                 pop_state <= state0;
 …
                                                                                 --
                                                                                 pop_state <= state1;
+                                                                                fifo_out2<=fifo_out_signal;
                                                                 --end if;
+                        when addhead =>
+                                                                        pop_state <= addheadn;
+                        when addheadn =>  pop_state <= state1;
                         when state1 => if port_granted ='1' then --lecture de la longueur des données
                                                                                 data_counter <= fifo_out_signal;
 …
                                                                                                 readOk<='1';
                                                                                 end if;
+                                                                                pop_state <= state2;
+                                                                                pop_state <= state1n;
+                                                                                nib<=nib-1;
                                                                                 wrok<='1';
                                                                                 else
                                                                                   wrok<='0';
                                                               end if;
+                        when state1n =>                 if nib=1 then
+                                                                                                pop_state <= state2;
+                                                                                                nib<=nbyte;
+                                                                                else
+                                                                                        nib<=nib-1;
+                                                                                end if;
+                                                                                wrok<='1';
+                                                                                fifo_out2<=fifo_out_signal;
                         when state2 => if port_granted='1' then
                                        wrok<='1';
                                                                                 if fifo_empty_signal ='0'  then
                                                                                   if rd_en_signal ='1' and unsigned(data_counter)<= 3 then
+                                                                                  if rd_en_signal ='1' and unsigned(data_counter)<= 2 then
                                                                                         data_counter <= data_counter - 1;
+                                                                                        pop_state <= stpulse;
+                                                                                        pop_state <= state2n;
+                                                                                        nib<=nib-1;
                                                                                         ReadOk<='1';
+                                                                                        pulseon<='1';
                                                                                 elsif rd_en_signal ='1' then
                                                                                   data_counter <= data_counter - 1;
+                                                                                  pop_state <= state2;
+                                                                                  pop_state <= state2n;
+                                                                                  nib<=nib-1;
                                                                                   ReadOk<='1';
                                                                                 else --fifo_empty_signal='1' fin prématurée de la lecture
 …
                                                                                 data_counter <= data_counter + 1;
                                                                         end if;
+                        when state2n => if nib=1 then
+                                         if pulseon='1' then
+                                                                                                pop_state <= stpulse;
+                                                                                                else
+                                                                                                 pop_state <= state2;
+                                                                                                end if;
+                                                                                                nib<=nbyte;
+                                                                                else
+                                                                                        nib<=nib-1;
+                                                                                end if;
+                                                                                wrok<='1';
+                                                                                 fifo_out2<=fifo_out_signal;
                         when strecover => if fifo_empty_signal='0' and port_granted='1' then
                                      pop_state<=state2;
 …
                         when stpulse => if port_granted='1' then
+                                                                                        pop_state <= state3;            --pousser la dernière donnée dehors
+                                                                                        pop_state <= state3;--stpulsen;         --pousser la dernière donnée dehors
+                                                                                        --nib<=nib-1;
                                                                                         data_counter <= data_counter - 1;
                                                                                         wrok<='1';
+                                                                        end if;
+                                         wrok<='0';
+                                                                                        pulseon<='0';
+                                                                        else
+                                                                                        wrok<='0';
+                                                                        end if;
+                        when stpulsen =>        wrok<='0';
+                                                                        if nib=1 then
+                                                                                                pop_state <= state3;
+                                                                                                nib<=nbyte;
+                                                                                else
+                                                                                        nib<=nib-1;
+                                                                                end if;
+                                                                                 fifo_out2<=fifo_out_signal;
                         when state3 =>  wrok<='0';
                                                                                 data_counter <= data_counter - 1;
 …
 -- actions associées à chaque etat de la fsm de mealy
 pop_fsm_action : process(pop_state, fifo_out_signal,empty_latch, rd_en_signal,readok, port_granted )
+pop_fsm_action : process(pop_state, fifo_out_signal,fifo_out2,empty_latch, rd_en_signal,readok, port_granted,nib )
   begin
 -- code fonctionnel
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when CmdOn =>           dat_request_latch_en <= '0';
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when WaitGrant =>
                                                                 dat_request_latch_en <='1'; --autoriser l'identification du port de destination
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal(7 downto 4) & PORT_ID(3 downto 0);
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
+                                                                --push_dout<=fifo_out_signal(Word-1 downto Word/2)  & PORT_ID(Word/2-1 downto 0);
                 when ReqPort =>
                                                                 dat_request_latch_en <='1'; --autoriser l'identification du port de destination
                                                                 dat_pipeline_latch_en <= '1'; --pour le transmettre à travers le réseau
+                                                                dat_pipeline_latch_en <= '0'; --pour le transmettre à travers le réseau
                                                                 dat_fifo_read_signal <= '1';
                                                                 dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal(7 downto 4) & PORT_ID(3 downto 0);
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
+                                                                --push_dout<=fifo_out_signal(Word-1 downto Word/2) & PORT_ID(Word/2-1 downto 0);
+                when addhead =>
+                                                                dat_request_latch_en <='0'; --autoriser l'identification du port de destination
+                                                                dat_pipeline_latch_en <= '1'; --pour le transmettre à travers le réseau
+                                                                dat_fifo_read_signal <= '0';
+                                                                dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
+                                                                dat_data_out_pulse <= '0';     --transmettre le signal pour le dernier mot
+                                                                dat_priority_rotation <= '0';
+                                                                dat_exec<='1';
+                                                                dat_Err<='0';
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when state1 =>    dat_request_latch_en <= '0';
                                                                 dat_pipeline_latch_en <= rd_en_signal and port_granted;
+                                                                dat_fifo_read_signal <= rd_en_signal and port_granted;
+                                                                dat_fifo_read_signal <= '0';--rd_en_signal and port_granted;
+                                                                dat_request_decoder_en <= '1';
+                                                                dat_data_out_pulse <= '0';--port_granted;
+                                                                dat_priority_rotation <= '0';
+                                                                dat_exec<='1';
+                                                                dat_Err<='0';
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
+                when state1n =>    dat_request_latch_en <= '0';
+                                                                dat_pipeline_latch_en <= '1'; -- toujours actif pour cet octet
+                                                                dat_fifo_read_signal <= '0';
                                                                 dat_request_decoder_en <= '1';
                                                                 dat_data_out_pulse <= port_granted;
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
           when state2 |strecover =>    dat_request_latch_en <= '0';
 …
                                                                 dat_fifo_read_signal <= port_granted and readok;
                                                                 dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
                                                                 dat_data_out_pulse <= port_granted and wrOk and not(fifo_empty_signal);
+                                                                dat_data_out_pulse <= port_granted and wrOk ;--and not(fifo_empty_signal);
                                                                 dat_priority_rotation <= '0';
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal;
+          when stpulse =>    dat_request_latch_en <= '0'; --pousser la dernière donnée
+                                                                dat_pipeline_latch_en <= '0';  --autoriser la lecture du fifo en sortie
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
+                 when state2n  =>    dat_request_latch_en <= '0';
+                                                                dat_pipeline_latch_en <= '1';  --autoriser la lecture du fifo en sortie
+                                                                dat_fifo_read_signal <= '0';
+                                                                dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
+                                                                dat_data_out_pulse <= port_granted and wrOk ;--and not(fifo_empty_signal);
+                                                                dat_priority_rotation <= '0';
+                                                                dat_exec<='1';
+                                                                dat_Err<='0';
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
+          when stpulse|stpulsen =>    dat_request_latch_en <= '0'; --pousser la dernière donnée
+                                                                dat_pipeline_latch_en <= wrok;  --autoriser la lecture du fifo en sortie
                                                                 dat_fifo_read_signal <='0';
                                                                 dat_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='0';
+                                                                push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out2(8*nib-1 downto 8*(nib-1));
                 when state3 =>    dat_request_latch_en <= '0';
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when stateErr =>    dat_request_latch_en <= '0';
                                                                 dat_pipeline_latch_en <= '0';
 …
                                                                 dat_exec<='1';
                                                                 dat_Err<='1';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 when others =>    dat_request_latch_en <= '0';
                                                                 dat_pipeline_latch_en <= '0';
 …
                                                                 dat_exec<='0';
                                                                 dat_Err<='0';
                                                                 push_dout<=fifo_out_signal;
+                                                                push_dout<=fifo_out_signal(8*nib-1 downto 8*(nib-1));
                 end case;
  end process;
  -- traitement des commandes reçues par le switch
 fsm_cmd:process(clk,cmd_in_en)
+fsm_cmd:process(clk)
 variable timeout : natural:=0;
 variable cmdcode : natural range 0 to 255;
 …
                                 end if;
                                 cmdReadOk<='0';
+                                cnib<=nbyte;
                 when cmdwait => if port_granted='1' then  -- demande du port de sortie
 …
 --                              end if;
                 when cmdsetdest =>
                                 if port_granted='1' then
+                                        cmdstate<=cmdsetdestn;
+                                        cnib<=cnib-1;
+                                end if;
+                                cmdReadOk<='0';
+                when cmdsetdestn =>     if cnib=1 then
+                                                                                                cmdstate<=cmdsetcount;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
+                when cmdsetcount =>
+                                if port_granted='1' then
+                                        cmdstate<=cmdsetcountn;
+                                        cnib<=cnib-1;
+                                else
                                         cmdstate<=cmdsetcount;
                                 end if;
                                 cmdReadOk<='0';
                 when cmdsetcount =>
                                 if port_granted='1' then
                                         cmdstate<=cmdsetID;
                                 else
                                         cmdstate<=cmdsetdest;
                                 end if;
                                 cmdReadOk<='0';
+                when cmdsetcountn =>    if cnib=1 then
+                                                                                                cmdstate<=cmdsetID;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
                 when cmdsetID=>
                         if port_granted='1' then
+                        cmdstate <=cmdpulse;
+                        cmdstate <=cmdsetIDn;
+                        cnib<=cnib-1;
                         end if;
                         cmdReadOk<='0';
+                when cmdsetIDn =>       if cnib=1 then
+                                                                                                cmdstate<=cmdpulse;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
                 when cmdpulse =>
                         if port_granted='1' then
+                        cmdstate <=cmdEnd;
+                        cmdstate <=cmdpulsen;
+                        cnib<=cnib-1;
                         end if;
                         cmdReadOk<='0';
+                when cmdpulsen => if cnib=1 then
+                                                                                                cmdstate<=cmdEnd;
+                                                                                                cnib<=nbyte;
+                                                                                else
+                                                                                        cnib<=cnib-1;
+                                                                                end if;
                 when cmdend  =>
                         if cmd_in_en='0' then --éviter l'exécution en boucle
 …
                                                 cmd_data_out_pulse <= '0';
                                                 cmd_priority_rotation <= '1';                    --sans priorité
                                                 cmd_data_signal<=Port_ID;
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
                 when cmdwait =>
                                                 cmd_exec<='1';
 …
                                                 cmd_priority_rotation <= '0';    --avec priorité
                                                 cmd_request_decoder_en <= '1';   --demande d'émission
                                                 cmd_data_signal<=Port_ID;
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
                                                 cmd_data_out_pulse <= '0';
         when cmdsetdest  =>
 …
                                                 cmd_data_out_pulse <= '0';
                                                 cmd_priority_rotation <= '0';
+                                                cmd_data_signal<=Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+        when cmdsetcount =>
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+                when cmdsetdestn  =>
+                                                --cmd_request_decoder_en <= '1';
+                                                cmd_exec<='1';
+                                                cmd_pipeline_latch_en <='1'; --empiler dans le tampon de sortie la donnée
+                                                cmd_fifo_read_signal <='0';
+                                                cmd_request_latch_en<='0';
+                                                cmd_request_decoder_en <= '1';          --autoriser le decodeur à activer le dernier bit de request
+                                                cmd_data_out_pulse <= '1';
+                                                cmd_priority_rotation <= '0';
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+        when cmdsetcount|cmdsetcountn=>
                                                 cmd_exec<='1';
 …
                                                 cmd_data_out_pulse <= port_granted;
                                                 cmd_priority_rotation <= '0';
                                                 cmd_data_signal<=STD_LOGIC_VECTOR(to_unsigned(3,8));
         when cmdSetId =>
+                                                cmd_data_signal<=STD_LOGIC_VECTOR(to_unsigned(3,Word));
+        when cmdSetId| cmdSetIdn=>
                                                 --cmd_request_decoder_en <= '1';
                                                 cmd_exec<='1';
 …
                                                 cmd_data_out_pulse <= port_granted;
                                                 cmd_priority_rotation <= '0';
                                                 cmd_data_signal<=Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;    -- le numéro du port et le nombre total des ports est envoyé
         when cmdpulse =>        cmd_exec<='1';
                                                 cmd_pipeline_latch_en <='0';
+                                                cmd_pipeline_latch_en <='1';
                                                 cmd_fifo_read_signal <='0';
                                                 cmd_request_latch_en<='0';
 …
                                                 cmd_data_out_pulse <= '1';--port_granted;     --s'assurer que la dernière donnée est bien lue
                                                 cmd_priority_rotation <= '0';
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
+        when cmdpulsen  =>      cmd_exec<='1';
+                                                cmd_pipeline_latch_en <='0';
+                                                cmd_fifo_read_signal <='0';
+                                                cmd_request_latch_en<='0';
+                                                cmd_request_decoder_en <= '1';          --autoriser le decodeur activer le dernier bit de request
+                                                cmd_data_out_pulse <= '0';--port_granted;     --s'assurer que la dernière donnée est bien lue
+                                                cmd_priority_rotation <= '0';
                                                                 --cmd_data_signal<=Port_ID ;
                                                 cmd_data_signal<=Port_ID;
+                                                cmd_data_signal<=std_logic_vector(to_unsigned(tot_ports,Word-adr_len)) & Port_ID;
         when cmdend =>

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/OUTPUT_PORT_MODULE.vhd

-                      r101
+                      r139
 -- Additional Comments: Ajout d'un délai pour ignorer les paquets qui sont là depuis
 -- longtemps
+--
+--Revision: Mai-02-2014
+-- Revision 0.01 - File
+-- Additional Comments: Passage à la version 16 bits
+-- longtemps
 ----------------------------------------------------------------------------------
 library IEEE;
 …
 entity OUTPUT_PORT_MODULE is
+    Port ( data_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
+        generic(        nbyte : positive:=2); -- le nombre de Byte dans chaque mot du port par défaut 2
+    Port ( data_in : in  STD_LOGIC_VECTOR (7 downto 0);
            reset : in  STD_LOGIC;
            clk : in  STD_LOGIC;
 …
 type typ_outfsm is (Idle,waiting,dropping,reading);
 type typ_receiv is (r_wait,r_head,r_len,r_glen,r_data,r_pulse,r_end);
+type typ_store is (idle,accu,transf);
 signal EtRec : typ_receiv;
+signal Et_store,next_et_store: typ_store;
 signal Et_out_fsm : typ_outfsm;
 signal fifo_empty : std_logic;
+signal fifo_empty ,fifo_wr: std_logic:='0';
 signal sw : std_logic:='0'; -- permet de positionner le mux sur les signaux internes
 signal tlimit : natural:=0; --permet de compter les impulsions de temps
 signal n : natural:=0; --utiliser pour la mae du tampon de sortie
+signal nib : natural:=nbyte; --nombre de byte à transférer
 signal rcv_start :  std_logic; --début de la réception
 signal  rcv_ack : std_logic;   -- acquittement de la réception
 signal  rcv_comp :  std_logic; -- fin de la réception
 signal   spop,pop,rd_en,dat_avail :  std_logic:='0';
+signal fifo_in :std_logic_vector(Word-1 downto 0); --le tampon de données d'entrée
 signal  mem,fifo_out :  std_logic_vector(Word-1 downto 0); --variable tampon sans intérêt réel
 begin
 …
                 port map (
                         clk => clk,
                         din => data_in,
+                        din => fifo_in,
                         rd_en => rd_en,
                         srst => reset,
                         wr_en => wr_en,
+                        wr_en => fifo_wr,
                         dout => fifo_out,
                         empty => fifo_empty,
                         full => fifo_full);
+--sync_store_state:process (clk)
+--begin
+--if rising_edge(clk) then
+--              if reset='1' then
+--                      et_store<=idle;
+--              else
+--                      et_store<=next_et_store;
+--              end if;
+--
+--end if;
+--end process sync_store_state;
+next_store_state:process (clk)
+begin
+if rising_edge(clk) then
+case et_store is
+when idle =>
+if wr_en='1' then
+et_store<=transf;
+nib<=nib-1;
+else
+ nib<=nbyte;
+end if;
+when accu =>
+                if nib=1 then
+                  et_store<=transf;
+                  nib<=nbyte;
+                else
+                 nib<=nib-1;
+                end if;
+when transf =>
+        --next_et_store<=idle;
+        if wr_en='1' then
+          if nib=1 then
+            nib<=nbyte;
+           else
+         nib<=nib-1;
+          end if;
+         et_store<=accu;
+        else
+         nib<=nbyte;
+         et_store<=idle;
+        end if;
+end case ;
+end if;
+end process next_store_state;
+val_store_state:process (et_store,nib,data_in,wr_en)
+begin
+--case et_store is
+--when transf =>fifo_wr<='1';
+--when others => fifo_wr<='0';
+--end case;
+if nib=1 then
+  fifo_wr<='1';
+else
+  fifo_wr<='0';
+end if;
+fifo_in(8*nib-1 downto 8*(nib-1))<=data_in;
+end process val_store_state;
 outport_proc : process(clk,reset,fifo_empty)
 begin
 if rising_edge(clk) then
 if reset='1' then

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SCHEDULER3_3.VHD

-                      r101
+                      r139
 --use UNISIM.VComponents.all;
 entity Scheduler3_3 is
     Port ( Request : in  STD_LOGIC_VECTOR (9 downto 1);
+    Port ( Req : in  STD_LOGIC_VECTOR (9 downto 1);
                    Fifo_full : in STD_LOGIC_VECTOR (3 downto 1);
            clk : in  STD_LOGIC;
 …
 architecture Behavioral of Scheduler3_3 is
+constant NB_IO:positive:=3;
 --Declaration du types
 --tableau de signaux de connexion des cellules arbitres
 …
   PORT (P, Fifo_full,Request, West,North : in  STD_LOGIC;
         Grant,East,South : out  STD_LOGIC );
+End Component;--Signaux de connexion des cellues
+End Component;
+--
+component Def_Request is
+generic (NB_IO :positive:=3);
+    Port ( Req : in  STD_LOGIC_VECTOR (NB_IO**2 downto 1);
+           clk : in  STD_LOGIC;
+           reset : in  STD_LOGIC;
+                          fifo_full : in STD_LOGIC_VECTOR (NB_IO downto 1);
+           priority_rotation : in  STD_LOGIC_VECTOR (NB_IO downto 1);
+           grant : in  STD_LOGIC_VECTOR (NB_IO**2 downto 1);
+           request : out  STD_LOGIC_VECTOR (NB_IO**2 downto 1));
+end component;
+constant NB_IO2 :positive:=NB_IO**2; -- le carré du nombre de ports d'E/S
+--Signaux de connexion des cellues
 SIGNAL south_2_north :  C_Bar_Signal_Array; -- connexion south north
 SIGNAL east_2_west   :  C_Bar_Signal_Array; -- connexion east west
 SIGNAL Signal_mask      : C_Bar_Signal_Array;-- connexion des masques de priorité
 SIGNAL Signal_grant     : C_Bar_Signal_Array;-- connexion des signaux de validation
 SIGNAL Signal_priority  : STD_LOGIC_VECTOR (5 DOWNTO 1);--signal pour la connection des vecteur de priorité
+SIGNAL Signal_priority  : STD_LOGIC_VECTOR (2*NB_IO-1 DOWNTO 1);--signal pour la connection des vecteurs de priorité
 SIGNAL High         : std_logic;--niveau pour les cellules des extremités nord et ouest
+ signal grant_latch : std_logic_vector(9 downto 1);
  signal priority_rotation_en : std_logic;
+ signal Grant,req_grant :  std_logic_vector(9 downto 1);
+  signal Grant,request :  std_logic_vector(NB_IO2 downto 1):=(others=>'0');
  begin
 --validation de la rotation de priorité lorsque aucun port n'emet
+ req_grant<=(request and grant_latch);
+ priority_rotation_en <= '1' when unsigned(priority_rotation) = 7 else  '0';
+ --priority_rotation_en <= '1' when unsigned(priority_rotation) = 7 else        '0';
+ priority_rotation_en <= '1' when   unsigned(priority_rotation) = 2**NB_IO-1 else       '0';
 --latch servant qui memorise le signal grant pendant a transmission
+grant_latch_process : process(clk)
+ begin
+  if rising_edge(clk) then
+   if reset = '1' then
+                grant_latch <= (others => '0');
+         elsif priority_rotation_en = '1' then
+           grant_latch <= Grant;
+   end if;
+   end if;
+ end process;
+ port_grant <= grant_latch;
+--cette instance permet de déterminer le vecteur request
+--en fonction de l'état fifo_full et de la requête initiale
+inst_defreq: def_request generic map (NB_IO)
+port map (clk=>clk,
+reset=>reset,
+req=>req,
+fifo_full=>fifo_full,
+priority_rotation=>priority_rotation,
+grant=>grant,
+request=>request
+);
+ port_grant <= grant;
  Grant(1)  <= Signal_grant(1)(1) or Signal_grant(4)(1); --  Grant(1,1)
 Grant(2)  <= Signal_grant(2)(2) or Signal_grant(5)(2); --  Grant(1,2)

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SCHEDULER5_5.VHD

-                      r101
+                      r139
 --use UNISIM.VComponents.all;
 entity Scheduler5_5 is
     Port ( Request : in  STD_LOGIC_VECTOR (25 downto 1);
+    Port ( Req : in  STD_LOGIC_VECTOR (25 downto 1);
                    Fifo_full : in STD_LOGIC_VECTOR (5 downto 1);
            clk : in  STD_LOGIC;
 …
 --Declaration du types
 --tableau de signaux de connexion des cellules arbitres
+constant NB_IO:positive:=5;
 TYPE C_Bar_Signal_Array IS ARRAY(9 downto 1) of STD_LOGIC_VECTOR(5 downto 1);
 -- declaration du composant cellule d'arbitrage
 …
         Grant,East,South : out  STD_LOGIC );
 End Component;--Signaux de connexion des cellues
+component Def_Request is
+generic (NB_IO :positive:=5);
+    Port ( Req : in  STD_LOGIC_VECTOR (NB_IO**2 downto 1);
+           clk : in  STD_LOGIC;
+           reset : in  STD_LOGIC;
+                          fifo_full : in STD_LOGIC_VECTOR (NB_IO downto 1);
+           priority_rotation : in  STD_LOGIC_VECTOR (NB_IO downto 1);
+           grant : in  STD_LOGIC_VECTOR (NB_IO**2 downto 1);
+           request : out  STD_LOGIC_VECTOR (NB_IO**2 downto 1));
+end component;
+constant NB_IO2 :positive:=NB_IO**2; -- le carré du nombre de ports d'E/S
 SIGNAL south_2_north :  C_Bar_Signal_Array; -- connexion south north
 SIGNAL east_2_west   :  C_Bar_Signal_Array; -- connexion east west
 …
 SIGNAL Signal_priority  : STD_LOGIC_VECTOR (9 DOWNTO 1);--signal pour la connection des vecteur de priorité
 SIGNAL High         : std_logic;--niveau pour les cellules des extremités nord et ouest
  signal grant_latch : std_logic_vector(25 downto 1);
+ --signal grant_latch : std_logic_vector(25 downto 1);
  signal priority_rotation_en : std_logic;
+ signal Grant ,req_grant:  std_logic_vector(25 downto 1);
+ --signal Grant ,req_grant:  std_logic_vector(25 downto 1);
+ signal Grant,request :  std_logic_vector(NB_IO2 downto 1):=(others=>'0');
  begin
 --validation de la rotation de priorité lorsque aucun port n'emet
+  req_grant<=(request and grant_latch);
+ priority_rotation_en <= '1' when   unsigned(req_grant) = 0 or unsigned(priority_rotation) = 31 else    '0';
+ -- req_grant<=(request and grant_latch);
+  priority_rotation_en <= '1' when   unsigned(priority_rotation) = 2**NB_IO-1 else      '0';
+ --priority_rotation_en <= '1' when   unsigned(req_grant) = 0 or unsigned(priority_rotation) = 31 else  '0';
 --latch servant qui memorise le signal grant pendant a transmission
+grant_latch_process : process(clk)
+ begin
+  if rising_edge(clk) then
+   if reset = '1' then
+                grant_latch <= (others => '0');
+         elsif priority_rotation_en = '1' then
+           grant_latch <= Grant;
+   end if;
+   end if;
+ end process;
+ port_grant <= grant_latch;
+--cette instance permet de déterminer le vecteur request
+--en fonction de l'état fifo_full et de la requête initiale
+inst_defreq: def_request generic map (NB_IO)
+port map (clk=>clk,
+reset=>reset,
+req=>req,
+fifo_full=>fifo_full,
+priority_rotation=>priority_rotation,
+grant=>grant,
+request=>request
+);
+ port_grant <=  grant;
+ --port_grant <= grant_latch;
  Grant(1)  <= Signal_grant(1)(1) or Signal_grant(6)(1); --  Grant(1,1)
 Grant(2)  <= Signal_grant(2)(2) or Signal_grant(7)(2); --  Grant(1,2)

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SCHEDULER9_9.VHD

-                      r101
+                      r139
 --use UNISIM.VComponents.all;
 entity Scheduler9_9 is
     Port ( Request : in  STD_LOGIC_VECTOR (81 downto 1);
+    Port ( Req : in  STD_LOGIC_VECTOR (81 downto 1);
                    Fifo_full : in STD_LOGIC_VECTOR (9 downto 1);
            clk : in  STD_LOGIC;
 …
 architecture Behavioral of Scheduler9_9 is
+ --déclaration de constantes
+Constant NB_IO : positive:=9; --le nombre de ports d'entrée/sortie
 --Declaration du types
 --tableau de signaux de connexion des cellules arbitres
 TYPE C_Bar_Signal_Array IS ARRAY(17 downto 1) of STD_LOGIC_VECTOR(9 downto 1);
+TYPE C_Bar_Signal_Array IS ARRAY(NB_IO*2-1 downto 1) of STD_LOGIC_VECTOR(NB_IO downto 1);
 -- declaration du composant cellule d'arbitrage
 Component Arbiter
   PORT (P, Fifo_full,Request, West,North : in  STD_LOGIC;
         Grant,East,South : out  STD_LOGIC );
+End Component;--Signaux de connexion des cellues
+End Component;
+component Def_Request is
+generic (NB_IO :positive:=9);
+    Port ( Req : in  STD_LOGIC_VECTOR (NB_IO**2 downto 1);
+           clk : in  STD_LOGIC;
+           reset : in  STD_LOGIC;
+                          fifo_full : in STD_LOGIC_VECTOR (NB_IO downto 1);
+           priority_rotation : in  STD_LOGIC_VECTOR (NB_IO downto 1);
+           grant : in  STD_LOGIC_VECTOR (NB_IO**2 downto 1);
+           request : out  STD_LOGIC_VECTOR (NB_IO**2 downto 1));
+end component;
+constant NB_IO2 :positive:=NB_IO**2; -- le carré du nombre de ports d'E/S
+--Signaux de connexion des cellues
 SIGNAL south_2_north :  C_Bar_Signal_Array; -- connexion south north
 SIGNAL east_2_west   :  C_Bar_Signal_Array; -- connexion east west
 …
 SIGNAL Signal_priority  : STD_LOGIC_VECTOR (17 DOWNTO 1);--signal pour la connection des vecteur de priorité
 SIGNAL High         : std_logic;--niveau pour les cellules des extremités nord et ouest
+ signal grant_latch : std_logic_vector(81 downto 1);
  signal priority_rotation_en : std_logic;
  signal Grant :  std_logic_vector(81 downto 1);
+signal Grant,request :  std_logic_vector(NB_IO2 downto 1):=(others=>'0');
  begin
 --validation de la rotation de priorité lorsque aucun port n'emet
+ priority_rotation_en <= '1' when unsigned(priority_rotation) = 511 else        '0';
+--latch servant qui memorise le signal grant pendant a transmission
+grant_latch_process : process(clk)
+ begin
+  if rising_edge(clk) then
+   if reset = '1' then
+                grant_latch <= (others => '0');
+         elsif priority_rotation_en = '1' then
+           grant_latch <= Grant;
+   end if;
+   end if;
+ end process;
+ port_grant <= Grant and grant_latch;
+-- priority_rotation_en <= '1' when unsigned(priority_rotation) = 511 else      '0';tation) = 511 else  '0';
+ priority_rotation_en <= '1' when   unsigned(priority_rotation) = 2**NB_IO-1 else       '0';
+--evaluation du signal request
+inst_defreq: def_request generic map (NB_IO=>9)
+port map (clk=>clk,
+reset=>reset,
+req=>req,
+fifo_full=>fifo_full,
+priority_rotation=>priority_rotation,
+grant=>grant,
+request=>request
+);
+ port_grant <=  grant;
  Grant(1)  <= Signal_grant(1)(1) or Signal_grant(10)(1); --  Grant(1,1)
 Grant(2)  <= Signal_grant(2)(2) or Signal_grant(11)(2); --  Grant(1,2)

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SWITCH_GEN.vhd

-                      r101
+                      r139
 -- nécessaire à l'implémentation  du switch de la dimension voulue
 -- Dependencies:
 --
+-- Modifié le 28/04/1975
 -- Revision:
 -- Revision 0.01 - File Created
 …
 entity SWITCH_GEN is
  --type portio is array(positive range) of std_logic_vector (7 downto 0);
+ generic(number_of_ports : positive := 8);
+ generic(n_ports : positive := 8;-- :nombre de ports E/S du NoC 2 à 16
+        tot_ports: positive :=16; -- nombre total de ports
+         NET_ADR :std_logic_vector(9 downto 0):="0000000000";
+         NET_MASK:natural:=0); -- Nombre de bits à un du masque en partant de la gauche
      port(
                 -- ports d'entree
            Port_in : in typ_portIO(1 to number_of_ports) ;
+           Port_in : in typ_portIO(1 to n_ports) ;
                           -- port de sortie
                           Port_out : out  typ_portIO(1 to number_of_ports);
+                          Port_out : out  typ_portIO(1 to n_ports);
                           -- signaux de controle
                           data_in_en : in std_logic_vector(number_of_ports downto 1);
                           cmd_in_en :  in std_logic_vector(number_of_ports downto 1);
                           data_out_en : in std_logic_vector(number_of_ports downto 1);
                           fifo_in_full : out std_logic_vector(number_of_ports downto 1);
                           fifo_in_empty : out std_logic_vector(number_of_ports downto 1);
                           data_available : out std_logic_vector(number_of_ports downto 1);
+                          data_in_en : in std_logic_vector(n_ports downto 1);
+                          cmd_in_en :  in std_logic_vector(n_ports downto 1);
+                          data_out_en : in std_logic_vector(n_ports downto 1);
+                          fifo_in_full : out std_logic_vector(n_ports downto 1);
+                          fifo_in_empty : out std_logic_vector(n_ports downto 1);
+                          data_available : out std_logic_vector(n_ports downto 1);
                           clk       : in   STD_LOGIC;
                           reset     : in   STD_LOGIC);
 …
 COMPONENT INPUT_PORT_MODULE
   generic(number_of_ports : positive := 8;
+                        Port_num: natural);
+    Port ( data_in : in  STD_LOGIC_VECTOR (7 downto 0);
+                        Port_num: natural;
+                        adr_mask : natural := NET_MASK;--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len: positive:=NET_ADR'length; --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports: positive :=tot_ports; --Nomnre de ports total du réseau
+                        adr_sub_net : std_logic_vector(9 downto 0) := NET_ADR;--l'adresse du sous-réseau
+      nbyte : positive:=2 -- le nombre de Byte dans chaque mot du port par défaut 2
+                        );
+    Port ( data_in : in  STD_LOGIC_VECTOR (Word-1 downto 0);
            data_in_en : in  STD_LOGIC;
                           cmd_in_en : in  STD_LOGIC;
            reset : in  STD_LOGIC;
                           clk   : in  STD_LOGIC;
                           request : out  STD_LOGIC_VECTOR (number_of_ports downto 1);
            grant : in  STD_LOGIC_VECTOR (number_of_ports  downto 1);
+                          request : out  STD_LOGIC_VECTOR (n_ports downto 1);
+           grant : in  STD_LOGIC_VECTOR (n_ports  downto 1);
            fifo_full : out  STD_LOGIC;
                           fifo_empty : out  STD_LOGIC;
                           priority_rotation : out std_logic;
            data_out : out  STD_LOGIC_VECTOR (7 downto 0);
+           data_out : out  STD_LOGIC_VECTOR (7 downto 0); -- le crossbar est fixé à 8 bits
                           data_out_pulse : out std_logic);
 END COMPONENT;
 …
 COMPONENT OUTPUT_PORT_MODULE
         PORT(
                 data_in : IN std_logic_vector(7 downto 0);
+                data_in : IN std_logic_vector(7 downto 0); -- le crossbar est fixé à 8 bits
                 reset : IN std_logic;
                 clk : IN std_logic;
                 wr_en : IN std_logic;
                 rd_out_en : IN std_logic;
                 data_out : OUT std_logic_vector(7 downto 0);
+                data_out : OUT std_logic_vector(Word-1 downto 0);
                 fifo_full : OUT std_logic;
                 data_avalaible : OUT std_logic
 …
 --declaration des signaux de connection entre les modules du switch
 Signal Request_signal : STD_LOGIC_VECTOR(number_of_ports*number_of_ports downto 1);
 Signal grant_signal : STD_LOGIC_VECTOR(number_of_ports*number_of_ports downto 1);
 Signal priority_rotation_signal : STD_LOGIC_VECTOR(number_of_ports downto 1);
 signal fifo_out_full_signal : std_logic_vector(number_of_ports downto 1);
 signal crossbar_in_port :  Typ_PortIO(1 to number_of_ports);
 signal crossbar_out_port  :  Typ_PortIO(1 to number_of_ports);
 signal crossbar_in_pulse  : std_logic_vector(number_of_ports downto 1);
 signal crossbar_out_pulse  : std_logic_vector(number_of_ports downto 1);
+Signal Request_signal : STD_LOGIC_VECTOR(n_ports*n_ports downto 1);
+Signal grant_signal : STD_LOGIC_VECTOR(n_ports*n_ports downto 1);
+Signal priority_rotation_signal : STD_LOGIC_VECTOR(n_ports downto 1);
+signal fifo_out_full_signal : std_logic_vector(n_ports downto 1);
+signal crossbar_in_port :  Typ_PortIO8(1 to n_ports);
+signal crossbar_out_port  :  Typ_PortIO8(1 to n_ports);
+signal crossbar_in_pulse  : std_logic_vector(n_ports downto 1);
+signal crossbar_out_pulse  : std_logic_vector(n_ports downto 1);
 …
 -- le circuit genere depend du parametre generique nombre de ports
 -- switch 2 ports
 switch2x2 : if number_of_ports = 2 generate
+switch2x2 : if n_ports = 2 generate
 PORT1_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>2,Port_num=>1)
+GENERIC MAP(number_of_ports =>2,Port_num=>1,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(1),
 …
 PORT2_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>2,Port_num=>2)
+GENERIC MAP(number_of_ports =>2,Port_num=>2,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(2),
 …
 -- switch 3 ports
 switch3x3 : if number_of_ports = 3 generate
+switch3x3 : if n_ports = 3 generate
 PORT1_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>3,Port_num=>1)
+GENERIC MAP(number_of_ports =>3,Port_num=>1,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(1),
 …
 PORT2_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>3,Port_num=>2)
+GENERIC MAP(number_of_ports =>3,Port_num=>2,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(2),
 …
    reset => reset,
    clk =>clk,
    grant(4) => grant_signal(4),
    grant(5) => grant_signal(5),
    grant(6) => grant_signal(6),
+   grant(1) => grant_signal(4),
+   grant(2) => grant_signal(5),
+   grant(3) => grant_signal(6),
    fifo_full =>fifo_in_full(2),
    priority_rotation =>  priority_rotation_signal(2),
 …
    data_out =>crossbar_in_port(2),
    data_out_pulse =>crossbar_in_pulse(2),
    request(4) =>request_signal(4),
    request(5) =>request_signal(5),
    request(6) =>request_signal(6)
+   request(1) =>request_signal(4),
+   request(2) =>request_signal(5),
+   request(3) =>request_signal(6)
 );
 PORT3_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>3,Port_num=>3)
+GENERIC MAP(number_of_ports =>3,Port_num=>3,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(3),
 …
    reset => reset,
    clk =>clk,
    grant(7) => grant_signal(7),
    grant(8) => grant_signal(8),
    grant(9) => grant_signal(9),
+   grant(1) => grant_signal(7),
+   grant(2) => grant_signal(8),
+   grant(3) => grant_signal(9),
    fifo_full =>fifo_in_full(3),
    priority_rotation =>  priority_rotation_signal(3),
 …
    data_out =>crossbar_in_port(3),
    data_out_pulse =>crossbar_in_pulse(3),
    request(7) =>request_signal(7),
    request(8) =>request_signal(8),
    request(9) =>request_signal(9)
+   request(1) =>request_signal(7),
+   request(2) =>request_signal(8),
+   request(3) =>request_signal(9)
 );
 …
 -- switch 4 à 7 ports
 switch4x4_7x7 : if number_of_ports >= 4 and number_of_ports <=7 generate
 switch_4x4_7x7:for i in 1 to number_of_ports generate
 constant j: natural:=number_of_ports*(i-1);
+switch4x4_7x7 : if n_ports >= 4 and n_ports <=7 generate
+switch_4x4_7x7:for i in 1 to n_ports generate
+constant j: natural:=n_ports*(i-1);
 begin
 --j=number_of_ports*(i-1);
+--j=n_ports*(i-1);
 PORTx4_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>number_of_ports,Port_num=>i)
+GENERIC MAP(number_of_ports =>n_ports,Port_num=>i,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(i),
 …
    reset => reset,
    clk =>clk,
         grant =>grant_signal(j+NUMBER_OF_PORTS downto j+1),
+        grant =>grant_signal(j+n_ports downto j+1),
    fifo_full =>fifo_in_full(i),
 …
    data_out =>crossbar_in_port(i),
    data_out_pulse =>crossbar_in_pulse(i),
         request =>request_signal(j+NUMBER_OF_PORTS downto j+1)
+        request =>request_signal(j+n_ports downto j+1)
 );
 …
 ---- switch 5 ports
 --switch5x5 : if number_of_ports = 5 generate
+--switch5x5 : if n_ports = 5 generate
 --
 --PORT1_INPUT_PORT_MODULE: INPUT_PORT_MODULE
 --GENERIC MAP(number_of_ports =>5)
+--GENERIC MAP(n_ports =>5)
 --PORT MAP(
 --   data_in => Port_in(1),
 …
 --
 --PORT2_INPUT_PORT_MODULE: INPUT_PORT_MODULE
 --GENERIC MAP(number_of_ports =>5)
+--GENERIC MAP(n_ports =>5)
 --PORT MAP(
 --   data_in => Port_in(2),
 …
 --
 --PORT3_INPUT_PORT_MODULE: INPUT_PORT_MODULE
 --GENERIC MAP(number_of_ports =>5)
+--GENERIC MAP(n_ports =>5)
 --PORT MAP(
 --   data_in => Port_in(3),
 …
 --
 --PORT4_INPUT_PORT_MODULE: INPUT_PORT_MODULE
 --GENERIC MAP(number_of_ports =>5)
+--GENERIC MAP(n_ports =>5)
 --PORT MAP(
 --   data_in => Port_in(4),
 …
 --
 --PORT5_INPUT_PORT_MODULE: INPUT_PORT_MODULE
 --GENERIC MAP(number_of_ports =>5)
+--GENERIC MAP(n_ports =>5)
 --PORT MAP(
 --   data_in => Port_in(5),
 …
 --
 ---- switch 6 ports
 --switch6x6 : if number_of_ports = 6 generate
+--switch6x6 : if n_ports = 6 generate
 --
 --PORT1_INPUT_PORT_MODULE: INPUT_PORT_MODULE
 --GENERIC MAP(number_of_ports =>6)
+--GENERIC MAP(n_ports =>6)
 --PORT MAP(
 --   data_in => Port_in(1),
 …
 -- switch 8 ports
 switch8x8 : if number_of_ports = 8 generate
 switch_8x8:for i in 1 to number_of_ports generate
 constant j: natural:=number_of_ports*(i-1);
+switch8x8 : if n_ports = 8 generate
+switch_8x8:for i in 1 to n_ports generate
+constant j: natural:=n_ports*(i-1);
 begin
 --j<=number_of_ports*(i-1);
 PORTx8_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>8,Port_num=>i)
+GENERIC MAP(number_of_ports =>8,Port_num=>i,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(i),
 …
    reset => reset,
    clk =>clk,
         grant =>grant_signal(j+NUMBER_OF_PORTS downto j+1),
+        grant =>grant_signal(j+n_ports downto j+1),
    fifo_full =>fifo_in_full(i),
    priority_rotation =>  priority_rotation_signal(i),
 …
    data_out_pulse =>crossbar_in_pulse(i),
         request =>request_signal(j+NUMBER_OF_PORTS downto j+1)
+        request =>request_signal(j+n_ports downto j+1)
 );
 end generate switch_8x8;
 …
 -- switch 9 ports
 switch9x9_to_15 : if (number_of_ports >= 9)and (number_of_ports <= 15) generate
 switch_9x9_to_15:for i in 1 to number_of_ports generate
 constant j: natural:=number_of_ports*(i-1);
+switch9x9_to_15 : if (n_ports >= 9)and (n_ports <= 15) generate
+switch_9x9_to_15:for i in 1 to n_ports generate
+constant j: natural:=n_ports*(i-1);
 begin
 PORTx9_INPUT_PORT_MODULE: INPUT_PORT_MODULE
+GENERIC MAP(number_of_ports =>NUMBER_OF_PORTS,Port_num=>i)
+GENERIC MAP(number_of_ports =>n_ports,Port_num=>i,
+adr_mask => NET_MASK,--le nombre de '1' en partant le la gauche de l'adresse
+                        adr_len=>NET_ADR'length, --la taille en bit de l'adresse 10 bits --> 1024 hotes
+                        tot_ports=>tot_ports, --Nomnre de ports total du réseau
+                        adr_sub_net => NET_ADR,--l'adresse du sous-réseau
+      nbyte =>WORD/8)
 PORT MAP(
    data_in => Port_in(i),
 …
    reset => reset,
    clk =>clk,
    grant => grant_signal(j+NUMBER_OF_PORTS downto j+1),
+   grant => grant_signal(j+n_ports downto j+1),
    fifo_full =>fifo_in_full(i),
    priority_rotation =>  priority_rotation_signal(i),
 …
    data_out_pulse =>crossbar_in_pulse(i),
         request =>request_signal(j+NUMBER_OF_PORTS downto j+1)
+        request =>request_signal(j+n_ports downto j+1)
 );
 end generate switch_9x9_to_15;
 …
 -- switch 16 ports
 switch16x16 : if number_of_ports = 16 generate
 switch_16x16 :for i in 1 to number_of_ports generate
 Constant j : natural:=number_of_ports*(i-1);
+switch16x16 : if n_ports = 16 generate
+switch_16x16 :for i in 1 to n_ports generate
+Constant j : natural:=n_ports*(i-1);
 begin
 --j<=number_of_ports*(i-1);
 …
 -- le circuit genere depend du parametre generique nombre de ports
 -- switch 2 ports
 port_out_switch2x2 : if number_of_ports = 2 generate
+port_out_switch2x2 : if n_ports = 2 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 3 ports
 port_out_switch3x3 : if number_of_ports = 3 generate
+port_out_switch3x3 : if n_ports = 3 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 4 ports
 port_out_switch4x4 : if number_of_ports = 4 generate
+port_out_switch4x4 : if n_ports = 4 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 5 ports
 port_out_switch5x5 : if number_of_ports = 5 generate
+port_out_switch5x5 : if n_ports = 5 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 6 ports
 port_out_switch6x6 : if number_of_ports = 6 generate
+port_out_switch6x6 : if n_ports = 6 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 7 ports
 port_out_switch7x7 : if number_of_ports = 7 generate
+port_out_switch7x7 : if n_ports = 7 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 8 ports
 port_out_switch8x8 : if number_of_ports = 8 generate
+port_out_switch8x8 : if n_ports = 8 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 9 ports
 port_out_switch9x9 : if number_of_ports = 9 generate
+port_out_switch9x9 : if n_ports = 9 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 10 ports
 port_out_switch10x10 : if number_of_ports = 10 generate
+port_out_switch10x10 : if n_ports = 10 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 11 ports
 port_out_switch11x11 : if number_of_ports = 11 generate
+port_out_switch11x11 : if n_ports = 11 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 12 ports
 port_out_switch12x12 : if number_of_ports = 12 generate
+port_out_switch12x12 : if n_ports = 12 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 13 ports
 port_out_switch13x13 : if number_of_ports = 13 generate
+port_out_switch13x13 : if n_ports = 13 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 14 ports
 port_out_switch14x14 : if number_of_ports = 14 generate
+port_out_switch14x14 : if n_ports = 14 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 15 ports
 port_out_switch15x15 : if number_of_ports = 15 generate
+port_out_switch15x15 : if n_ports = 15 generate
 PORT1_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- switch 16 ports
 port_out_switch16x16 : if number_of_ports = 16 generate
 port_out_switch_16x16:for i in 1 to number_of_ports generate
+port_out_switch16x16 : if n_ports = 16 generate
+port_out_switch_16x16:for i in 1 to n_ports generate
   begin
   PORTx16_OUTPUT_PORT_MODULE: OUTPUT_PORT_MODULE
 …
 -- le circuit genere depend du parametre generique nombre de ports
 -- switch 2 ports
 crossbar_switch2x2 : if number_of_ports = 2 generate
+crossbar_switch2x2 : if n_ports = 2 generate
 Switch_Crossbar2_2: Crossbar
 …
 -- switch 3 ports
 crossbar_switch3x3 : if number_of_ports = 3 generate
+crossbar_switch3x3 : if n_ports = 3 generate
 Switch_Crossbar3_3: Crossbar
 …
 -- switch 4 ports
 crossbar_switch4x4 : if number_of_ports = 4 generate
+crossbar_switch4x4 : if n_ports = 4 generate
 Switch_Crossbar4_4: Crossbar
 …
 -- switch 5 ports
 crossbar_switch5x5 : if number_of_ports = 5 generate
+crossbar_switch5x5 : if n_ports = 5 generate
 Switch_Crossbar5_5: Crossbar
 …
 -- switch 6 ports
 crossbar_switch6x6 : if number_of_ports = 6 generate
+crossbar_switch6x6 : if n_ports = 6 generate
 Switch_Crossbar6_6: Crossbar
 …
 -- switch 7 ports
 crossbar_switch7x7 : if number_of_ports = 7 generate
+crossbar_switch7x7 : if n_ports = 7 generate
 Switch_Crossbar7_7: Crossbar
 …
 -- switch 8 ports
 crossbar_switch8x8 : if number_of_ports = 8 generate
+crossbar_switch8x8 : if n_ports = 8 generate
 Switch_Crossbar8_8: Crossbar
 …
 -- switch 9 ports
 crossbar_switch9x9 : if number_of_ports = 9 generate
+crossbar_switch9x9 : if n_ports = 9 generate
 Switch_Crossbar9_9: Crossbar
 …
 -- switch 10 ports
 crossbar_switch10x10 : if number_of_ports = 10 generate
+crossbar_switch10x10 : if n_ports = 10 generate
 Switch_Crossbar10_10: Crossbar
 …
 -- switch 11 ports
 crossbar_switch11x11 : if number_of_ports = 11 generate
+crossbar_switch11x11 : if n_ports = 11 generate
 Switch_Crossbar11_11: Crossbar
 …
 -- switch 12 ports
 crossbar_switch12x12 : if number_of_ports = 12 generate
+crossbar_switch12x12 : if n_ports = 12 generate
 Switch_Crossbar12_12: Crossbar
 …
 -- switch 13 ports
 crossbar_switch13x13 : if number_of_ports = 13 generate
+crossbar_switch13x13 : if n_ports = 13 generate
 Switch_Crossbar13_13: Crossbar
 …
 -- switch 14 ports
 crossbar_switch14x14 : if number_of_ports = 14 generate
+crossbar_switch14x14 : if n_ports = 14 generate
 Switch_Crossbar14_14: Crossbar
 …
 -- switch 15 ports
 crossbar_switch15x15 : if number_of_ports = 15 generate
+crossbar_switch15x15 : if n_ports = 15 generate
 Switch_Crossbar15_15: Crossbar
 …
 -- switch 16 ports
 crossbar_switch16x16 : if number_of_ports = 16 generate
+crossbar_switch16x16 : if n_ports = 16 generate
 Switch_Crossbar16_16: Crossbar
 …
 -- le circuit genere depend du parametre generique nombre de ports
 -- switch 2 ports
 scheduler_switch2x2 : if number_of_ports = 2 generate
+scheduler_switch2x2 : if n_ports = 2 generate
 Scheduler2_2: Scheduler
 …
 -- switch 3 ports
 scheduler_switch3x3 : if number_of_ports = 3 generate
+scheduler_switch3x3 : if n_ports = 3 generate
 Scheduler3_3: Scheduler
 …
 -- switch 4 ports
 scheduler_switch4x4 : if number_of_ports = 4 generate
+scheduler_switch4x4 : if n_ports = 4 generate
 Scheduler4_4: Scheduler
 …
 -- switch 5 ports
 scheduler_switch5x5 : if number_of_ports = 5 generate
+scheduler_switch5x5 : if n_ports = 5 generate
 Scheduler5_5: Scheduler
 …
 -- switch 6 ports
 scheduler_switch6x6 : if number_of_ports = 6 generate
+scheduler_switch6x6 : if n_ports = 6 generate
 Scheduler6_6: Scheduler
 …
 -- switch 7 ports
 scheduler_switch7x7 : if number_of_ports = 7 generate
+scheduler_switch7x7 : if n_ports = 7 generate
 Scheduler7_7: Scheduler
 …
 -- switch 8 ports
 scheduler_switch8x8 : if number_of_ports = 8 generate
+scheduler_switch8x8 : if n_ports = 8 generate
 Scheduler8_8: Scheduler
 …
 -- switch 9 ports
 scheduler_switch9x9 : if number_of_ports = 9 generate
+scheduler_switch9x9 : if n_ports = 9 generate
 Scheduler9_9: Scheduler
 …
 -- switch 10 ports
 scheduler_switch10x10 : if number_of_ports = 10 generate
+scheduler_switch10x10 : if n_ports = 10 generate
 Scheduler10_10: Scheduler
 …
 -- switch 11 ports
 scheduler_switch11x11 : if number_of_ports = 11 generate
+scheduler_switch11x11 : if n_ports = 11 generate
 Scheduler11_11: Scheduler
 …
 -- switch 12 ports
 scheduler_switch12x12 : if number_of_ports = 12 generate
+scheduler_switch12x12 : if n_ports = 12 generate
 Scheduler12_12: Scheduler
 …
 -- switch 13 ports
 scheduler_switch13x13 : if number_of_ports = 13 generate
+scheduler_switch13x13 : if n_ports = 13 generate
 Scheduler13_13: Scheduler
 …
 -- switch 14 ports
 scheduler_switch14x14 : if number_of_ports = 14 generate
+scheduler_switch14x14 : if n_ports = 14 generate
 Scheduler14_14: Scheduler
 …
 -- switch 15 ports
 scheduler_switch15x15 : if number_of_ports = 15 generate
+scheduler_switch15x15 : if n_ports = 15 generate
 Scheduler15_15: Scheduler
 …
 -- switch 16 ports
 scheduler_switch16x16 : if number_of_ports = 16 generate
+scheduler_switch16x16 : if n_ports = 16 generate
 Scheduler16_16: Scheduler

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/Scheduler.vhd

-                      r101
+                      r139
 COMPONENT Scheduler3_3
    PORT(
       Request : IN std_logic_vector(9 downto 1);
+      Req : IN std_logic_vector(9 downto 1);
       Fifo_full : IN std_logic_vector(3 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler5_5
    PORT(
       Request : IN std_logic_vector(25 downto 1);
+      Req : IN std_logic_vector(25 downto 1);
       Fifo_full : IN std_logic_vector(5 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler6_6
    PORT(
       Request : IN std_logic_vector(36 downto 1);
+      Req : IN std_logic_vector(36 downto 1);
       Fifo_full : IN std_logic_vector(6 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler7_7
    PORT(
       Request : IN std_logic_vector(49 downto 1);
+      Req : IN std_logic_vector(49 downto 1);
       Fifo_full : IN std_logic_vector(7 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler9_9
    PORT(
       Request : IN std_logic_vector(81 downto 1);
+      Req : IN std_logic_vector(81 downto 1);
       Fifo_full : IN std_logic_vector(9 downto 1);
       clk : IN std_logic;
 …
   Inst_Scheduler3_3 : Scheduler3_3
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,
 …
   Inst_Scheduler5_5 : Scheduler5_5
    PORT MAP(
      Request => Request,
+     Req => Request,
      Fifo_full => Fifo_full,
      clk => clk ,
 …
   Inst_Scheduler6_6 : Scheduler6_6
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,
 …
   Inst_Scheduler7_7 : Scheduler7_7
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,
 …
   Inst_Scheduler9_9 : Scheduler9_9
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/Scheduler.vhd.bak

-                      r101
+                      r139
 COMPONENT Scheduler3_3
    PORT(
       Request : IN std_logic_vector(9 downto 1);
+      Req : IN std_logic_vector(9 downto 1);
       Fifo_full : IN std_logic_vector(3 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler4_4
    PORT(
       Request : IN std_logic_vector(16 downto 1);
+      Req : IN std_logic_vector(16 downto 1);
       Fifo_full : IN std_logic_vector(4 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler5_5
    PORT(
       Request : IN std_logic_vector(25 downto 1);
+      Req : IN std_logic_vector(25 downto 1);
       Fifo_full : IN std_logic_vector(5 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler6_6
    PORT(
       Request : IN std_logic_vector(36 downto 1);
+      Req : IN std_logic_vector(36 downto 1);
       Fifo_full : IN std_logic_vector(6 downto 1);
       clk : IN std_logic;
 …
 COMPONENT Scheduler7_7
    PORT(
       Request : IN std_logic_vector(49 downto 1);
+      Req : IN std_logic_vector(49 downto 1);
       Fifo_full : IN std_logic_vector(7 downto 1);
       clk : IN std_logic;
 …
   Inst_Scheduler3_3 : Scheduler3_3
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,
 …
   Inst_Scheduler4_4 : Scheduler4_4
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,
 …
   Inst_Scheduler5_5 : Scheduler5_5
    PORT MAP(
      Request => Request,
+     Req => Request,
      Fifo_full => Fifo_full,
      clk => clk ,
 …
   Inst_Scheduler6_6 : Scheduler6_6
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,
 …
   Inst_Scheduler7_7 : Scheduler7_7
    PORT MAP(
      Request => Request_latch,
+     Req => Request_latch,
      Fifo_full => Fifo_full_latch,
      clk => clk ,

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/Test_Timer/Test_Timer.gise

-                      r137
+                      r139
   <!--                                                          -->
   <!-- Copyright (c) 1995-2011 Xilinx, Inc.  All rights reserved. -->
+  <!-- Copyright (c) 1995-2013 Xilinx, Inc.  All rights reserved. -->
   <version xmlns="http://www.xilinx.com/XMLSchema">11.1</version>
 …
   <files xmlns="http://www.xilinx.com/XMLSchema">
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="Def_Request_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="EX1_FSM_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="EX2_FSM_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="EX4_FSM_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="IP_Timer_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_CMD_LOG" xil_pn:name="INPUT_PORT_MODULE.cmd_log"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_LSO" xil_pn:name="INPUT_PORT_MODULE.lso"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGC" xil_pn:name="INPUT_PORT_MODULE.ngc"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGR" xil_pn:name="INPUT_PORT_MODULE.ngr"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_PROJECT" xil_pn:name="INPUT_PORT_MODULE.prj"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_STX" xil_pn:name="INPUT_PORT_MODULE.stx"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_REPORT" xil_pn:name="INPUT_PORT_MODULE.syr"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST" xil_pn:name="INPUT_PORT_MODULE.xst"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="INPUT_PORT_MODULE_xst.xrpt"/>
+    <file xil_pn:fileType="FILE_CMD_LOG" xil_pn:name="MPI_NOC.cmd_log"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_LSO" xil_pn:name="MPI_NOC.lso"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGC" xil_pn:name="MPI_NOC.ngc"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGR" xil_pn:name="MPI_NOC.ngr"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_PROJECT" xil_pn:name="MPI_NOC.prj"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_STX" xil_pn:name="MPI_NOC.stx"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_REPORT" xil_pn:name="MPI_NOC.syr"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST" xil_pn:name="MPI_NOC.xst"/>
+    <file xil_pn:fileType="FILE_HTML" xil_pn:name="MPI_NOC_summary.html"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="MPI_NOC_xst.xrpt"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGDBUILD_LOG" xil_pn:name="MultiMPITest.bld"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_CLK_RGN" xil_pn:name="MultiMPITest.clk_rgn" xil_pn:subbranch="Par"/>
     <file xil_pn:fileType="FILE_CMD_LOG" xil_pn:name="MultiMPITest.cmd_log"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_LSO" xil_pn:name="MultiMPITest.lso"/>
 …
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGD" xil_pn:name="MultiMPITest.ngd"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGR" xil_pn:name="MultiMPITest.ngr"/>
-    <file xil_pn:fileType="FILE_PAD_MISC" xil_pn:name="MultiMPITest.pad"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAR_REPORT" xil_pn:name="MultiMPITest.par" xil_pn:subbranch="Par"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PCF" xil_pn:name="MultiMPITest.pcf" xil_pn:subbranch="Map"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_PROJECT" xil_pn:name="MultiMPITest.prj"/>
-    <file xil_pn:fileType="FILE_TRCE_MISC" xil_pn:name="MultiMPITest.ptwx"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_STX" xil_pn:name="MultiMPITest.stx"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_REPORT" xil_pn:name="MultiMPITest.syr"/>
 …
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_XML_REPORT" xil_pn:name="MultiMPITest.twx" xil_pn:subbranch="Par"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_UNROUTES" xil_pn:name="MultiMPITest.unroutes" xil_pn:subbranch="Par"/>
     <file xil_pn:fileType="FILE_XPI" xil_pn:name="MultiMPITest.xpi"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BITGEN_REPORT" xil_pn:name="MultiMPITest.ut" xil_pn:subbranch="FPGAConfiguration"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST" xil_pn:name="MultiMPITest.xst"/>
     <file xil_pn:fileType="FILE_HTML" xil_pn:name="MultiMPITest_envsettings.html"/>
 …
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NCD" xil_pn:name="MultiMPITest_map.ncd" xil_pn:subbranch="Map"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGM" xil_pn:name="MultiMPITest_map.ngm" xil_pn:subbranch="Map"/>
     <file xil_pn:fileType="FILE_XRPT" xil_pn:name="MultiMPITest_map.xrpt"/>
+    <file xil_pn:fileType="FILE_LOG" xil_pn:name="MultiMPITest_map_fpga_editor.log"/>
     <file xil_pn:fileType="FILE_XRPT" xil_pn:name="MultiMPITest_ngdbuild.xrpt"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAD_EXCEL_REPORT" xil_pn:name="MultiMPITest_pad.csv" xil_pn:subbranch="Par"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAD_TXT_REPORT" xil_pn:name="MultiMPITest_pad.txt" xil_pn:subbranch="Par"/>
-    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="MultiMPITest_par.xrpt"/>
-    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_TXT_REPORT" xil_pn:name="MultiMPITest_preroute.twr" xil_pn:subbranch="Map"/>
-    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_XML_REPORT" xil_pn:name="MultiMPITest_preroute.twx" xil_pn:subbranch="Map"/>
     <file xil_pn:fileType="FILE_HTML" xil_pn:name="MultiMPITest_summary.html"/>
-    <file xil_pn:fileType="FILE_FITTER_REPORT" xil_pn:name="MultiMPITest_summary.xml"/>
-    <file xil_pn:fileType="FILE_WEBTALK" xil_pn:name="MultiMPITest_usage.xml"/>
     <file xil_pn:fileType="FILE_XRPT" xil_pn:name="MultiMPITest_xst.xrpt"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="RAM_v_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="Scheduler_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGDBUILD_LOG" xil_pn:name="NOC_tree.bld"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_CLK_RGN" xil_pn:name="NOC_tree.clk_rgn" xil_pn:subbranch="Par"/>
+    <file xil_pn:fileType="FILE_CMD_LOG" xil_pn:name="NOC_tree.cmd_log"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_LSO" xil_pn:name="NOC_tree.lso"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NCD" xil_pn:name="NOC_tree.ncd" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGC" xil_pn:name="NOC_tree.ngc"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGD" xil_pn:name="NOC_tree.ngd"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGR" xil_pn:name="NOC_tree.ngr"/>
+    <file xil_pn:fileType="FILE_PAD_MISC" xil_pn:name="NOC_tree.pad"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAR_REPORT" xil_pn:name="NOC_tree.par" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PCF" xil_pn:name="NOC_tree.pcf" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_PROJECT" xil_pn:name="NOC_tree.prj"/>
+    <file xil_pn:fileType="FILE_TRCE_MISC" xil_pn:name="NOC_tree.ptwx"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_STX" xil_pn:name="NOC_tree.stx"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_REPORT" xil_pn:name="NOC_tree.syr"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_TXT_REPORT" xil_pn:name="NOC_tree.twr" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_XML_REPORT" xil_pn:name="NOC_tree.twx" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_UNROUTES" xil_pn:name="NOC_tree.unroutes" xil_pn:subbranch="Par"/>
+    <file xil_pn:fileType="FILE_XPI" xil_pn:name="NOC_tree.xpi"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST" xil_pn:name="NOC_tree.xst"/>
+    <file xil_pn:fileType="FILE_HTML" xil_pn:name="NOC_tree_envsettings.html"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="NOC_tree_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_MAP_REPORT" xil_pn:name="NOC_tree_map.map" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_MAP_REPORT" xil_pn:name="NOC_tree_map.mrp" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NCD" xil_pn:name="NOC_tree_map.ncd" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGM" xil_pn:name="NOC_tree_map.ngm" xil_pn:subbranch="Map"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="NOC_tree_map.xrpt"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="NOC_tree_ngdbuild.xrpt"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAD_EXCEL_REPORT" xil_pn:name="NOC_tree_pad.csv" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAD_TXT_REPORT" xil_pn:name="NOC_tree_pad.txt" xil_pn:subbranch="Par"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="NOC_tree_par.xrpt"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_TXT_REPORT" xil_pn:name="NOC_tree_preroute.twr" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_XML_REPORT" xil_pn:name="NOC_tree_preroute.twx" xil_pn:subbranch="Map"/>
+    <file xil_pn:fileType="FILE_HTML" xil_pn:name="NOC_tree_summary.html"/>
+    <file xil_pn:fileType="FILE_FITTER_REPORT" xil_pn:name="NOC_tree_summary.xml"/>
+    <file xil_pn:fileType="FILE_WEBTALK" xil_pn:name="NOC_tree_usage.xml"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="NOC_tree_xst.xrpt"/>
     <file xil_pn:fileType="FILE_DIRECTORY" xil_pn:name="_ngo"/>
+    <file xil_pn:fileType="FILE_XMSGS" xil_pn:name="_xmsgs/bitgen.xmsgs"/>
     <file xil_pn:fileType="FILE_XMSGS" xil_pn:name="_xmsgs/map.xmsgs"/>
     <file xil_pn:fileType="FILE_XMSGS" xil_pn:name="_xmsgs/ngdbuild.xmsgs"/>
 …
     <file xil_pn:fileType="FILE_XMSGS" xil_pn:name="_xmsgs/trce.xmsgs"/>
     <file xil_pn:fileType="FILE_XMSGS" xil_pn:name="_xmsgs/xst.xmsgs"/>
+    <file xil_pn:fileType="FILE_LOG" xil_pn:name="compxlib.log"/>
     <file xil_pn:fileType="FILE_LOG" xil_pn:name="ipcore_dir/coregen.log"/>
+    <file xil_pn:fileType="FILE_ASY" xil_pn:name="ipcore_dir/mem8k8.asy" xil_pn:origination="imported"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGC" xil_pn:name="ipcore_dir/mem8k8.ngc" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_SYMBOL" xil_pn:name="ipcore_dir/mem8k8.sym" xil_pn:origination="imported"/>
+    <file xil_pn:fileType="FILE_VHDL" xil_pn:name="ipcore_dir/mem8k8.vhd" xil_pn:origination="imported">
+      <branch xil_pn:name="Implementation"/>
+      <branch xil_pn:name="BehavioralSim"/>
+    </file>
+    <file xil_pn:fileType="FILE_VHO" xil_pn:name="ipcore_dir/mem8k8.vho" xil_pn:origination="imported"/>
     <file xil_pn:fileType="FILE_CMD_LOG" xil_pn:name="mpi_test.cmd_log"/>
+    <file xil_pn:branch="BehavioralSim" xil_pn:fileType="FILE_MODELSIM_CMD" xil_pn:name="mpi_test.fdo"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_LSO" xil_pn:name="mpi_test.lso"/>
     <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_PROJECT" xil_pn:name="mpi_test.prj"/>
 …
     <file xil_pn:fileType="FILE_HTML" xil_pn:name="mpi_test_summary.html"/>
     <file xil_pn:fileType="FILE_XRPT" xil_pn:name="mpi_test_xst.xrpt"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BITGEN_REPORT" xil_pn:name="multimpitest.bgn" xil_pn:subbranch="FPGAConfiguration"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BIT" xil_pn:name="multimpitest.bit" xil_pn:subbranch="FPGAConfiguration"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BITGEN_DRC" xil_pn:name="multimpitest.drc" xil_pn:subbranch="FPGAConfiguration"/>
+    <file xil_pn:fileType="FILE_DIRECTORY" xil_pn:name="planAhead_run_1"/>
+    <file xil_pn:branch="BehavioralSim" xil_pn:fileType="FILE_MODELSIM_CMD" xil_pn:name="simu_tree.fdo"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BITGEN_REPORT" xil_pn:name="test_tree_8x8.bgn" xil_pn:subbranch="FPGAConfiguration"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BIT" xil_pn:name="test_tree_8x8.bit" xil_pn:subbranch="FPGAConfiguration"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGDBUILD_LOG" xil_pn:name="test_tree_8x8.bld"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_CLK_RGN" xil_pn:name="test_tree_8x8.clk_rgn" xil_pn:subbranch="Par"/>
+    <file xil_pn:fileType="FILE_CMD_LOG" xil_pn:name="test_tree_8x8.cmd_log"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BITGEN_DRC" xil_pn:name="test_tree_8x8.drc" xil_pn:subbranch="FPGAConfiguration"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_LSO" xil_pn:name="test_tree_8x8.lso"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NCD" xil_pn:name="test_tree_8x8.ncd" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGC" xil_pn:name="test_tree_8x8.ngc"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGD" xil_pn:name="test_tree_8x8.ngd"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGR" xil_pn:name="test_tree_8x8.ngr"/>
+    <file xil_pn:fileType="FILE_PAD_MISC" xil_pn:name="test_tree_8x8.pad"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAR_REPORT" xil_pn:name="test_tree_8x8.par" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PCF" xil_pn:name="test_tree_8x8.pcf" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_PROJECT" xil_pn:name="test_tree_8x8.prj"/>
+    <file xil_pn:fileType="FILE_TRCE_MISC" xil_pn:name="test_tree_8x8.ptwx"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_STX" xil_pn:name="test_tree_8x8.stx"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST_REPORT" xil_pn:name="test_tree_8x8.syr"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_TXT_REPORT" xil_pn:name="test_tree_8x8.twr" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_TIMING_XML_REPORT" xil_pn:name="test_tree_8x8.twx" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_UNROUTES" xil_pn:name="test_tree_8x8.unroutes" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_BITGEN_REPORT" xil_pn:name="test_tree_8x8.ut" xil_pn:subbranch="FPGAConfiguration"/>
+    <file xil_pn:fileType="FILE_VHDL_INSTTEMPLATE" xil_pn:name="test_tree_8x8.vhi"/>
+    <file xil_pn:fileType="FILE_XPI" xil_pn:name="test_tree_8x8.xpi"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_XST" xil_pn:name="test_tree_8x8.xst"/>
+    <file xil_pn:fileType="FILE_HTML" xil_pn:name="test_tree_8x8_envsettings.html"/>
+    <file xil_pn:fileType="FILE_NCD" xil_pn:name="test_tree_8x8_guide.ncd" xil_pn:origination="imported"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_MAP_REPORT" xil_pn:name="test_tree_8x8_map.map" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_MAP_REPORT" xil_pn:name="test_tree_8x8_map.mrp" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NCD" xil_pn:name="test_tree_8x8_map.ncd" xil_pn:subbranch="Map"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_NGM" xil_pn:name="test_tree_8x8_map.ngm" xil_pn:subbranch="Map"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="test_tree_8x8_map.xrpt"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="test_tree_8x8_ngdbuild.xrpt"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAD_EXCEL_REPORT" xil_pn:name="test_tree_8x8_pad.csv" xil_pn:subbranch="Par"/>
+    <file xil_pn:branch="Implementation" xil_pn:fileType="FILE_PAD_TXT_REPORT" xil_pn:name="test_tree_8x8_pad.txt" xil_pn:subbranch="Par"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="test_tree_8x8_par.xrpt"/>
+    <file xil_pn:fileType="FILE_HTML" xil_pn:name="test_tree_8x8_summary.html"/>
+    <file xil_pn:fileType="FILE_FITTER_REPORT" xil_pn:name="test_tree_8x8_summary.xml"/>
+    <file xil_pn:fileType="FILE_WEBTALK" xil_pn:name="test_tree_8x8_usage.xml"/>
+    <file xil_pn:fileType="FILE_XRPT" xil_pn:name="test_tree_8x8_xst.xrpt"/>
+    <file xil_pn:fileType="FILE_HTML" xil_pn:name="usage_statistics_webtalk.html"/>
+    <file xil_pn:branch="BehavioralSim" xil_pn:fileType="FILE_MODELSIM_LOG" xil_pn:name="vsim.wlf"/>
+    <file xil_pn:fileType="FILE_LOG" xil_pn:name="webtalk.log"/>
     <file xil_pn:fileType="FILE_FITTER_REPORT" xil_pn:name="webtalk_pn.xml"/>
+    <file xil_pn:fileType="FILE_DIRECTORY" xil_pn:name="work"/>
     <file xil_pn:fileType="FILE_DIRECTORY" xil_pn:name="xlnx_auto_0_xdb"/>
     <file xil_pn:fileType="FILE_DIRECTORY" xil_pn:name="xst"/>
 …
   <transforms xmlns="http://www.xilinx.com/XMLSchema">
+    <transform xil_pn:end_ts="1397065166" xil_pn:name="TRAN_copyInitialToXSTAbstractSynthesis" xil_pn:start_ts="1397065166">
+      <status xil_pn:value="SuccessfullyRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1397065166" xil_pn:name="TRAN_schematicsToHdl" xil_pn:prop_ck="8802460352089655353" xil_pn:start_ts="1397065166">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1397065167" xil_pn:in_ck="-4721685615919775683" xil_pn:name="TRAN_regenerateCores" xil_pn:prop_ck="491076837086602063" xil_pn:start_ts="1397065166">
+    <transform xil_pn:end_ts="1397211097" xil_pn:name="TRANEXT_compLibraries2_virtex5" xil_pn:prop_ck="6769433014420063265" xil_pn:start_ts="1397209614">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <outfile xil_pn:name="compxlib.log"/>
+    </transform>
+    <transform xil_pn:end_ts="1397209568" xil_pn:name="TRAN_copyInitialToAbstractSimulation" xil_pn:start_ts="1397209567">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1400574571" xil_pn:in_ck="8755842774537234124" xil_pn:name="TRAN_copyAbstractToPostAbstractSimulation" xil_pn:start_ts="1400574571">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForInputs"/>
+      <status xil_pn:value="OutOfDateForOutputs"/>
+      <status xil_pn:value="InputChanged"/>
+      <status xil_pn:value="OutputChanged"/>
+      <outfile xil_pn:name="../CORE_MPI/CORE_MPI.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/DEMUX1.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/DMA_ARBITER.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX1_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX2_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX3_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX4_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/Ex0_Fsm.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/Ex5_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/FIFO_64_FWFT.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/FIfo_mem.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/FIfo_proc.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPICORETEST.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_CORE_SCHEDULER.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_NOC.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_PKG.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_RMA.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MUX1.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MUX8.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MultiMPITest.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/Packet_type.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/RAM_32_32.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/RAM_64.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/RAM_MUX.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/SetBit.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/image_pkg.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/load_instr.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/round_robbin_machine.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/test_DMA.vhd"/>
+      <outfile xil_pn:name="../HCL_Arch_conf.vhd"/>
+      <outfile xil_pn:name="../HT_process.vhd"/>
+      <outfile xil_pn:name="../Hold_FSM.vhd"/>
+      <outfile xil_pn:name="../IP_Timer.vhd"/>
+      <outfile xil_pn:name="../NOC/Arbiter.vhd"/>
+      <outfile xil_pn:name="../NOC/CoreTypes.vhd"/>
+      <outfile xil_pn:name="../NOC/Crossbar.vhd"/>
+      <outfile xil_pn:name="../NOC/Crossbit.vhd"/>
+      <outfile xil_pn:name="../NOC/Def_Request.vhd"/>
+      <outfile xil_pn:name="../NOC/FIFO_256_FWFT.vhd"/>
+      <outfile xil_pn:name="../NOC/FIFO_DP.vhd"/>
+      <outfile xil_pn:name="../NOC/INPUT_PORT_MODULE.vhd"/>
+      <outfile xil_pn:name="../NOC/NOC_tree.vhd"/>
+      <outfile xil_pn:name="../NOC/OUTPUT_PORT_MODULE.vhd"/>
+      <outfile xil_pn:name="../NOC/PortRam.vhd"/>
+      <outfile xil_pn:name="../NOC/Proto_receiv.vhd"/>
+      <outfile xil_pn:name="../NOC/RAM_256.vhd"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER10_10.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER11_11.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER12_12.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER13_13.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER14_14.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER15_15.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER16_16.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER2_2.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER3_3.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER4_4.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER5_5.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER6_6.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER7_7.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER8_8.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER9_9.VHD"/>
+      <outfile xil_pn:name="../NOC/SWITCH_GEN.vhd"/>
+      <outfile xil_pn:name="../NOC/SWITCH_GENERIQUE.vhd"/>
+      <outfile xil_pn:name="../NOC/Scheduler.vhd"/>
+      <outfile xil_pn:name="../NOC/conv.vhd"/>
+      <outfile xil_pn:name="../NOC/proto_send.vhd"/>
+      <outfile xil_pn:name="../NOC/stimuli1.vhd"/>
+      <outfile xil_pn:name="../NOC/test_noc_tree.vhd"/>
+      <outfile xil_pn:name="../NOC/test_xbar_8x8.vhd"/>
+      <outfile xil_pn:name="../PE.vhd"/>
+      <outfile xil_pn:name="../mpi_test.vhd"/>
+      <outfile xil_pn:name="simu_tree.vhd"/>
+    </transform>
+    <transform xil_pn:end_ts="1399017011" xil_pn:name="TRAN_xawsToSimhdl" xil_pn:prop_ck="-2831012963420336669" xil_pn:start_ts="1399017011">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399017011" xil_pn:name="TRAN_schematicsToHdlSim" xil_pn:prop_ck="-6993736891428108223" xil_pn:start_ts="1399017011">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1398960571" xil_pn:in_ck="-4721685615919775683" xil_pn:name="TRAN_regenerateCoresSim" xil_pn:prop_ck="-83444157416746671" xil_pn:start_ts="1398960570">
       <status xil_pn:value="SuccessfullyRun"/>
       <status xil_pn:value="ReadyToRun"/>
 …
       <outfile xil_pn:name="ipcore_dir/mem8k8.vhd"/>
     </transform>
+    <transform xil_pn:name="TRAN_SubProjectAbstractToPreProxy">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1397065167" xil_pn:name="TRAN_xawsTohdl" xil_pn:prop_ck="-8804766714685316537" xil_pn:start_ts="1397065167">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1397065167" xil_pn:in_ck="-1335772100541163525" xil_pn:name="TRAN_SubProjectPreToStructuralProxy" xil_pn:prop_ck="-7782322491054780976" xil_pn:start_ts="1397065167">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1397065167" xil_pn:name="TRAN_platgen" xil_pn:prop_ck="-4953193664677071463" xil_pn:start_ts="1397065167">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1397065387" xil_pn:in_ck="1277596895833658219" xil_pn:name="TRANEXT_xstsynthesize_virtex6" xil_pn:prop_ck="4264687095207808167" xil_pn:start_ts="1397065167">
+    <transform xil_pn:end_ts="1400574571" xil_pn:in_ck="-1562866336050216827" xil_pn:name="TRAN_copyPostAbstractToPreSimulation" xil_pn:start_ts="1400574571">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForInputs"/>
+      <status xil_pn:value="OutOfDateForPredecessor"/>
+      <status xil_pn:value="OutOfDateForOutputs"/>
+      <status xil_pn:value="InputChanged"/>
+      <status xil_pn:value="OutputChanged"/>
+      <outfile xil_pn:name="../CORE_MPI/CORE_MPI.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/DEMUX1.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/DMA_ARBITER.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX1_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX2_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX3_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/EX4_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/Ex0_Fsm.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/Ex5_FSM.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/FIFO_64_FWFT.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/FIfo_mem.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/FIfo_proc.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPICORETEST.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_CORE_SCHEDULER.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_NOC.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_PKG.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MPI_RMA.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MUX1.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MUX8.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/MultiMPITest.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/Packet_type.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/RAM_32_32.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/RAM_64.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/RAM_MUX.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/SetBit.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/image_pkg.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/load_instr.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/round_robbin_machine.vhd"/>
+      <outfile xil_pn:name="../CORE_MPI/test_DMA.vhd"/>
+      <outfile xil_pn:name="../HCL_Arch_conf.vhd"/>
+      <outfile xil_pn:name="../HT_process.vhd"/>
+      <outfile xil_pn:name="../Hold_FSM.vhd"/>
+      <outfile xil_pn:name="../IP_Timer.vhd"/>
+      <outfile xil_pn:name="../NOC/Arbiter.vhd"/>
+      <outfile xil_pn:name="../NOC/CoreTypes.vhd"/>
+      <outfile xil_pn:name="../NOC/Crossbar.vhd"/>
+      <outfile xil_pn:name="../NOC/Crossbit.vhd"/>
+      <outfile xil_pn:name="../NOC/Def_Request.vhd"/>
+      <outfile xil_pn:name="../NOC/FIFO_256_FWFT.vhd"/>
+      <outfile xil_pn:name="../NOC/FIFO_DP.vhd"/>
+      <outfile xil_pn:name="../NOC/INPUT_PORT_MODULE.vhd"/>
+      <outfile xil_pn:name="../NOC/NOC_tree.vhd"/>
+      <outfile xil_pn:name="../NOC/OUTPUT_PORT_MODULE.vhd"/>
+      <outfile xil_pn:name="../NOC/PortRam.vhd"/>
+      <outfile xil_pn:name="../NOC/Proto_receiv.vhd"/>
+      <outfile xil_pn:name="../NOC/RAM_256.vhd"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER10_10.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER11_11.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER12_12.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER13_13.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER14_14.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER15_15.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER16_16.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER2_2.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER3_3.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER4_4.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER5_5.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER6_6.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER7_7.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER8_8.VHD"/>
+      <outfile xil_pn:name="../NOC/SCHEDULER9_9.VHD"/>
+      <outfile xil_pn:name="../NOC/SWITCH_GEN.vhd"/>
+      <outfile xil_pn:name="../NOC/SWITCH_GENERIQUE.vhd"/>
+      <outfile xil_pn:name="../NOC/Scheduler.vhd"/>
+      <outfile xil_pn:name="../NOC/conv.vhd"/>
+      <outfile xil_pn:name="../NOC/proto_send.vhd"/>
+      <outfile xil_pn:name="../NOC/stimuli1.vhd"/>
+      <outfile xil_pn:name="../NOC/test_noc_tree.vhd"/>
+      <outfile xil_pn:name="../NOC/test_xbar_8x8.vhd"/>
+      <outfile xil_pn:name="../PE.vhd"/>
+      <outfile xil_pn:name="../mpi_test.vhd"/>
+      <outfile xil_pn:name="ipcore_dir/mem8k8.vhd"/>
+      <outfile xil_pn:name="simu_tree.vhd"/>
+    </transform>
+    <transform xil_pn:end_ts="1400574588" xil_pn:in_ck="-1562866336050216827" xil_pn:name="TRAN_MSimulateBehavioralModel" xil_pn:prop_ck="1609861126049403543" xil_pn:start_ts="1400574571">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForInputs"/>
+      <status xil_pn:value="OutOfDateForPredecessor"/>
+      <status xil_pn:value="OutOfDateForOutputs"/>
+      <status xil_pn:value="InputChanged"/>
+      <status xil_pn:value="OutputChanged"/>
+      <outfile xil_pn:name="simu_tree.fdo"/>
+      <outfile xil_pn:name="vsim.wlf"/>
+      <outfile xil_pn:name="work"/>
+    </transform>
+    <transform xil_pn:end_ts="1397218827" xil_pn:name="TRAN_copyInitialToXSTAbstractSynthesis" xil_pn:start_ts="1397218827">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046270" xil_pn:name="TRAN_schematicsToHdl" xil_pn:prop_ck="8468098917384163338" xil_pn:start_ts="1399046270">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046272" xil_pn:in_ck="-4721685615919775683" xil_pn:name="TRAN_regenerateCores" xil_pn:prop_ck="-83444157416746671" xil_pn:start_ts="1399046270">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046272" xil_pn:name="TRAN_SubProjectAbstractToPreProxy" xil_pn:start_ts="1399046272">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046272" xil_pn:name="TRAN_xawsTohdl" xil_pn:prop_ck="-6814437710028855700" xil_pn:start_ts="1399046272">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046272" xil_pn:name="TRAN_SubProjectPreToStructuralProxy" xil_pn:prop_ck="3206529612922900429" xil_pn:start_ts="1399046272">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046272" xil_pn:name="TRAN_platgen" xil_pn:prop_ck="3604293158989973787" xil_pn:start_ts="1399046272">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1400569081" xil_pn:in_ck="-3921163766406526424" xil_pn:name="TRANEXT_xstsynthesize_virtex6" xil_pn:prop_ck="-384648266013009569" xil_pn:start_ts="1400568915">
       <status xil_pn:value="SuccessfullyRun"/>
       <status xil_pn:value="WarningsGenerated"/>
       <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForOutputs"/>
+      <status xil_pn:value="OutputChanged"/>
+      <outfile xil_pn:name="MultiMPITest.lso"/>
+      <outfile xil_pn:name="MultiMPITest.ngc"/>
+      <outfile xil_pn:name="MultiMPITest.ngr"/>
+      <outfile xil_pn:name="MultiMPITest.prj"/>
+      <outfile xil_pn:name="MultiMPITest.stx"/>
+      <outfile xil_pn:name="MultiMPITest.syr"/>
+      <outfile xil_pn:name="MultiMPITest.xst"/>
+      <outfile xil_pn:name="MultiMPITest_xst.xrpt"/>
+      <status xil_pn:value="OutOfDateForInputs"/>
+      <status xil_pn:value="InputChanged"/>
+      <outfile xil_pn:name="INPUT_PORT_MODULE.ngr"/>
+      <outfile xil_pn:name="NOC_tree.ngr"/>
       <outfile xil_pn:name="_xmsgs/xst.xmsgs"/>
+      <outfile xil_pn:name="test_tree_8x8.lso"/>
+      <outfile xil_pn:name="test_tree_8x8.ngc"/>
+      <outfile xil_pn:name="test_tree_8x8.ngr"/>
+      <outfile xil_pn:name="test_tree_8x8.prj"/>
+      <outfile xil_pn:name="test_tree_8x8.stx"/>
+      <outfile xil_pn:name="test_tree_8x8.syr"/>
+      <outfile xil_pn:name="test_tree_8x8.xst"/>
+      <outfile xil_pn:name="test_tree_8x8_xst.xrpt"/>
       <outfile xil_pn:name="webtalk_pn.xml"/>
       <outfile xil_pn:name="xst"/>
     </transform>
     <transform xil_pn:end_ts="1397065387" xil_pn:name="TRAN_compileBCD2" xil_pn:prop_ck="-4542759591300251492" xil_pn:start_ts="1397065387">
       <status xil_pn:value="SuccessfullyRun"/>
       <status xil_pn:value="ReadyToRun"/>
     </transform>
     <transform xil_pn:end_ts="1397065428" xil_pn:in_ck="-8086002020225495248" xil_pn:name="TRANEXT_ngdbuild_FPGA" xil_pn:prop_ck="6806536488953865956" xil_pn:start_ts="1397065387">
       <status xil_pn:value="SuccessfullyRun"/>
       <status xil_pn:value="ReadyToRun"/>
       <outfile xil_pn:name="MultiMPITest.bld"/>
       <outfile xil_pn:name="MultiMPITest.ngd"/>
       <outfile xil_pn:name="MultiMPITest_ngdbuild.xrpt"/>
+    <transform xil_pn:end_ts="1398966148" xil_pn:in_ck="2859792709664363507" xil_pn:name="TRAN_compileBCD2" xil_pn:prop_ck="1272206509727528225" xil_pn:start_ts="1398966148">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046810" xil_pn:in_ck="421470291212023124" xil_pn:name="TRANEXT_ngdbuild_FPGA" xil_pn:prop_ck="4605975241377538732" xil_pn:start_ts="1399046777">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForInputs"/>
+      <status xil_pn:value="OutOfDateForPredecessor"/>
+      <status xil_pn:value="InputChanged"/>
       <outfile xil_pn:name="_ngo"/>
       <outfile xil_pn:name="_xmsgs/ngdbuild.xmsgs"/>
+    </transform>
+    <transform xil_pn:end_ts="1397065815" xil_pn:in_ck="2034496922163271928" xil_pn:name="TRANEXT_map_virtex7" xil_pn:prop_ck="-9088675071633060577" xil_pn:start_ts="1397065428">
+      <outfile xil_pn:name="test_tree_8x8.bld"/>
+      <outfile xil_pn:name="test_tree_8x8.ngd"/>
+      <outfile xil_pn:name="test_tree_8x8_ngdbuild.xrpt"/>
+    </transform>
+    <transform xil_pn:end_ts="1399046952" xil_pn:in_ck="6627695165874816958" xil_pn:name="TRANEXT_map_virtex7" xil_pn:prop_ck="-2080211183630724906" xil_pn:start_ts="1399046810">
       <status xil_pn:value="SuccessfullyRun"/>
       <status xil_pn:value="WarningsGenerated"/>
       <status xil_pn:value="ReadyToRun"/>
+      <outfile xil_pn:name="MultiMPITest.pcf"/>
+      <outfile xil_pn:name="MultiMPITest_map.map"/>
+      <outfile xil_pn:name="MultiMPITest_map.mrp"/>
+      <outfile xil_pn:name="MultiMPITest_map.ncd"/>
+      <outfile xil_pn:name="MultiMPITest_map.ngm"/>
+      <outfile xil_pn:name="MultiMPITest_map.xrpt"/>
+      <outfile xil_pn:name="MultiMPITest_summary.xml"/>
+      <outfile xil_pn:name="MultiMPITest_usage.xml"/>
+      <status xil_pn:value="OutOfDateForPredecessor"/>
       <outfile xil_pn:name="_xmsgs/map.xmsgs"/>
+    </transform>
+    <transform xil_pn:end_ts="1397066096" xil_pn:in_ck="-7713434038111607791" xil_pn:name="TRANEXT_par_virtex5" xil_pn:prop_ck="-4101483914851371285" xil_pn:start_ts="1397065815">
+      <outfile xil_pn:name="test_tree_8x8.pcf"/>
+      <outfile xil_pn:name="test_tree_8x8_map.map"/>
+      <outfile xil_pn:name="test_tree_8x8_map.mrp"/>
+      <outfile xil_pn:name="test_tree_8x8_map.ncd"/>
+      <outfile xil_pn:name="test_tree_8x8_map.ngm"/>
+      <outfile xil_pn:name="test_tree_8x8_map.xrpt"/>
+      <outfile xil_pn:name="test_tree_8x8_summary.xml"/>
+      <outfile xil_pn:name="test_tree_8x8_usage.xml"/>
+    </transform>
+    <transform xil_pn:end_ts="1399047097" xil_pn:in_ck="-615742213859023607" xil_pn:name="TRANEXT_par_virtex5" xil_pn:prop_ck="-2224445544780208925" xil_pn:start_ts="1399046952">
       <status xil_pn:value="SuccessfullyRun"/>
       <status xil_pn:value="WarningsGenerated"/>
       <status xil_pn:value="ReadyToRun"/>
+      <outfile xil_pn:name="MultiMPITest.ncd"/>
+      <outfile xil_pn:name="MultiMPITest.pad"/>
+      <outfile xil_pn:name="MultiMPITest.par"/>
+      <outfile xil_pn:name="MultiMPITest.ptwx"/>
+      <outfile xil_pn:name="MultiMPITest.unroutes"/>
+      <outfile xil_pn:name="MultiMPITest.xpi"/>
+      <outfile xil_pn:name="MultiMPITest_pad.csv"/>
+      <outfile xil_pn:name="MultiMPITest_pad.txt"/>
+      <outfile xil_pn:name="MultiMPITest_par.xrpt"/>
+      <status xil_pn:value="OutOfDateForPredecessor"/>
       <outfile xil_pn:name="_xmsgs/par.xmsgs"/>
+    </transform>
+    <transform xil_pn:end_ts="1397066096" xil_pn:in_ck="2034496922163271796" xil_pn:name="TRAN_postRouteTrce" xil_pn:prop_ck="445577401284416184" xil_pn:start_ts="1397066041">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForOutputs"/>
+      <status xil_pn:value="OutputChanged"/>
+      <outfile xil_pn:name="MultiMPITest.twr"/>
+      <outfile xil_pn:name="MultiMPITest.twx"/>
+      <outfile xil_pn:name="test_tree_8x8.ncd"/>
+      <outfile xil_pn:name="test_tree_8x8.pad"/>
+      <outfile xil_pn:name="test_tree_8x8.par"/>
+      <outfile xil_pn:name="test_tree_8x8.ptwx"/>
+      <outfile xil_pn:name="test_tree_8x8.unroutes"/>
+      <outfile xil_pn:name="test_tree_8x8.xpi"/>
+      <outfile xil_pn:name="test_tree_8x8_pad.csv"/>
+      <outfile xil_pn:name="test_tree_8x8_pad.txt"/>
+      <outfile xil_pn:name="test_tree_8x8_par.xrpt"/>
+    </transform>
+    <transform xil_pn:end_ts="1399047059" xil_pn:in_ck="-3872251990810369121" xil_pn:name="TRAN_clkRegionRpt" xil_pn:start_ts="1399047027">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForPredecessor"/>
+      <outfile xil_pn:name="test_tree_8x8.clk_rgn"/>
+    </transform>
+    <transform xil_pn:end_ts="1399047097" xil_pn:in_ck="1726028384799355954" xil_pn:name="TRAN_postRouteTrce" xil_pn:prop_ck="445577401284416184" xil_pn:start_ts="1399047059">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <status xil_pn:value="OutOfDateForPredecessor"/>
       <outfile xil_pn:name="_xmsgs/trce.xmsgs"/>
+    </transform>
+    <transform xil_pn:end_ts="1397066405" xil_pn:in_ck="-7713434038111607791" xil_pn:name="TRAN_preRouteTrce" xil_pn:prop_ck="722859607460791352" xil_pn:start_ts="1397066336">
+      <status xil_pn:value="SuccessfullyRun"/>
+      <status xil_pn:value="ReadyToRun"/>
+      <outfile xil_pn:name="MultiMPITest_preroute.twr"/>
+      <outfile xil_pn:name="MultiMPITest_preroute.twx"/>
+      <outfile xil_pn:name="_xmsgs/trce.xmsgs"/>
+      <outfile xil_pn:name="test_tree_8x8.twr"/>
+      <outfile xil_pn:name="test_tree_8x8.twx"/>
     </transform>
   </transforms>

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/Test_Timer/Test_Timer.xise

-                      r137
+                      r139
     <!-- implement in ISE Project Navigator.                               -->
     <!--                                                                   -->
     <!-- Copyright (c) 1995-2011 Xilinx, Inc.  All rights reserved. -->
+    <!-- Copyright (c) 1995-2013 Xilinx, Inc.  All rights reserved. -->
   </header>
   <version xil_pn:ise_version="13.3" xil_pn:schema_version="2"/>
+  <version xil_pn:ise_version="14.7" xil_pn:schema_version="2"/>
   <files>
     <file xil_pn:name="../NoC/Arbiter.vhd" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/Arbiter.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="3"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="3"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/conv.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/CoreTypes.vhd" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/conv.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/CoreTypes.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="2"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="2"/>
       <library xil_pn:name="NoCLib"/>
     </file>
+    <file xil_pn:name="../NoC/Crossbar.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="32"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="32"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/Crossbit.vhd" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/Crossbar.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="24"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="24"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/Crossbit.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="20"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="20"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/FIFO_256_FWFT.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="19"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="19"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/FIFO_DP.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/INPUT_PORT_MODULE.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="23"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="23"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/OUTPUT_PORT_MODULE.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="22"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="22"/>
       <library xil_pn:name="NoCLib"/>
     </file>
+    <file xil_pn:name="../NoC/FIFO_256_FWFT.vhd" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/PortRam.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/Proto_receiv.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/proto_send.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/RAM_256.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/Scheduler.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="21"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="21"/>
       <library xil_pn:name="NoCLib"/>
     </file>
+    <file xil_pn:name="../NoC/FIFO_DP.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/INPUT_PORT_MODULE.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="31"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="31"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/OUTPUT_PORT_MODULE.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="30"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="30"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/PortRam.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/Proto_receiv.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="20"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="20"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/proto_send.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="19"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="19"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/RAM_256.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/Scheduler.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="29"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="29"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/SCHEDULER10_10.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER10_10.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="18"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="18"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER11_11.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER11_11.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="17"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="17"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER12_12.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER12_12.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="16"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="16"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER13_13.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER13_13.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="15"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="15"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER14_14.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER14_14.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="14"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="14"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER15_15.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER15_15.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="13"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="13"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER16_16.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER16_16.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="12"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="12"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER2_2.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER2_2.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="11"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="11"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER3_3.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER3_3.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="10"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="10"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER4_4.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER4_4.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="9"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="9"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER5_5.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER5_5.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="8"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="8"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER6_6.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER6_6.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="7"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="7"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER7_7.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER7_7.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="6"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="6"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER8_8.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER8_8.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="5"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="5"/>
       <library xil_pn:name="NoCLib"/>
     </file>
     <file xil_pn:name="../NoC/SCHEDULER9_9.VHD" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/SCHEDULER9_9.VHD" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="4"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="4"/>
       <library xil_pn:name="NoCLib"/>
     </file>
+    <file xil_pn:name="../NoC/stimuli1.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/SWITCH_GEN.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="45"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="45"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/SWITCH_GENERIQUE.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NoC/test_xbar_8x8.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/CORE_MPI.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="48"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="48"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/DEMUX1.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="28"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="28"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/DMA_ARBITER.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="43"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="43"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/Ex0_Fsm.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="42"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="42"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/EX1_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="41"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="41"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/EX2_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="40"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="40"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/EX3_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="39"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="39"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/EX4_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="38"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="38"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/Ex5_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/FIFO_64_FWFT.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="37"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="37"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/FIfo_mem.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/FIfo_proc.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/image_pkg.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/load_instr.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="36"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="36"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MPICORETEST.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MPI_CORE_SCHEDULER.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="35"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="35"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MPI_NOC.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="51"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="51"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MPI_PKG.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MPI_RMA.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="34"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="34"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MultiMPITest.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="52"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="52"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MUX1.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="27"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="27"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/MUX8.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="26"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="26"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/Packet_type.vhd" xil_pn:type="FILE_VHDL">
+    <file xil_pn:name="../NOC/stimuli1.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/SWITCH_GEN.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="25"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="25"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/RAM_32_32.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/RAM_64.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/RAM_MUX.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/round_robbin_machine.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="24"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="24"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/SetBit.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="23"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="23"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../Core_MPI/test_DMA.vhd" xil_pn:type="FILE_VHDL">
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/SWITCH_GENERIQUE.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/test_xbar_8x8.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/CORE_MPI.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/DEMUX1.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/DMA_ARBITER.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/Ex0_Fsm.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/EX1_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/EX2_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/EX3_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/EX4_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/Ex5_FSM.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/FIFO_64_FWFT.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/FIfo_mem.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/FIfo_proc.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/image_pkg.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/load_instr.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MPICORETEST.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MPI_CORE_SCHEDULER.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MPI_NOC.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MPI_PKG.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MPI_RMA.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MultiMPITest.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MUX1.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/MUX8.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/Packet_type.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/RAM_32_32.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/RAM_64.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/RAM_MUX.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/round_robbin_machine.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/SetBit.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+      <library xil_pn:name="MPI_HCL"/>
+    </file>
+    <file xil_pn:name="../CORE_MPI/test_DMA.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
 …
     </file>
     <file xil_pn:name="../HCL_Arch_conf.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="50"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="50"/>
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
     </file>
     <file xil_pn:name="../Hold_FSM.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="47"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="47"/>
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
     </file>
     <file xil_pn:name="../HT_process.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="46"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="46"/>
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
     </file>
     <file xil_pn:name="../IP_Timer.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="33"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="33"/>
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
     </file>
     <file xil_pn:name="../PE.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="49"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="49"/>
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
     </file>
     <file xil_pn:name="../mpi_test.vhd" xil_pn:type="FILE_VHDL">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="53"/>
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
     </file>
 …
     </file>
     <file xil_pn:name="ipcore_dir/mem8k8.xco" xil_pn:type="FILE_COREGEN">
       <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="44"/>
       <association xil_pn:name="Implementation" xil_pn:seqID="44"/>
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="0"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
     </file>
     <file xil_pn:name="../NOC/Def_Request.vhd" xil_pn:type="FILE_VHDL">
 …
       <library xil_pn:name="NoCLib"/>
     </file>
+    <file xil_pn:name="ipcore_dir/mem_4k8.xise" xil_pn:type="FILE_COREGENISE">
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+    </file>
+    <file xil_pn:name="ipcore_dir/mem8k8.xise" xil_pn:type="FILE_COREGENISE">
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+    <file xil_pn:name="Nexys4_Master.ucf" xil_pn:type="FILE_UCF">
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+    </file>
+    <file xil_pn:name="../NOC/NOC_tree.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="26"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="26"/>
+      <library xil_pn:name="NoCLib"/>
+    </file>
+    <file xil_pn:name="../NOC/test_noc_tree.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="27"/>
+      <association xil_pn:name="Implementation" xil_pn:seqID="27"/>
+    </file>
+    <file xil_pn:name="pinloc.ucf" xil_pn:type="FILE_UCF">
+      <association xil_pn:name="Implementation" xil_pn:seqID="0"/>
+    </file>
+    <file xil_pn:name="simu_tree.vhd" xil_pn:type="FILE_VHDL">
+      <association xil_pn:name="BehavioralSimulation" xil_pn:seqID="28"/>
+      <association xil_pn:name="PostMapSimulation" xil_pn:seqID="238"/>
+      <association xil_pn:name="PostRouteSimulation" xil_pn:seqID="238"/>
+      <association xil_pn:name="PostTranslateSimulation" xil_pn:seqID="238"/>
     </file>
   </files>
 …
     <property xil_pn:name="Delay Values To Be Read from SDF" xil_pn:value="Setup Time" xil_pn:valueState="default"/>
     <property xil_pn:name="Delay Values To Be Read from SDF ModelSim" xil_pn:value="Setup Time" xil_pn:valueState="default"/>
     <property xil_pn:name="Device" xil_pn:value="xc7vx485t" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Device Family" xil_pn:value="Virtex7" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Device" xil_pn:value="xc7a100t" xil_pn:valueState="default"/>
+    <property xil_pn:name="Device Family" xil_pn:value="Artix7" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Device Speed Grade/Select ABS Minimum" xil_pn:value="-2" xil_pn:valueState="default"/>
     <property xil_pn:name="Disable Detailed Package Model Insertion" xil_pn:value="false" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Generate Architecture Only (No Entity Declaration)" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Generate Asynchronous Delay Report" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Generate Clock Region Report" xil_pn:value="false" xil_pn:valueState="default"/>
+    <property xil_pn:name="Generate Clock Region Report" xil_pn:value="true" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Generate Constraints Interaction Report" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Generate Constraints Interaction Report Post Trace" xil_pn:value="false" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="HMAC Key (Hex String)" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Hierarchy Separator" xil_pn:value="/" xil_pn:valueState="default"/>
     <property xil_pn:name="ICAP Select" xil_pn:value="Top" xil_pn:valueState="default"/>
+    <property xil_pn:name="ICAP Select" xil_pn:value="Top" xil_pn:valueState="non-default"/>
     <property xil_pn:name="ISim UUT Instance Name" xil_pn:value="UUT" xil_pn:valueState="default"/>
     <property xil_pn:name="Ignore Pre-Compiled Library Warning Check" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Ignore User Timing Constraints Map" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Ignore User Timing Constraints Par" xil_pn:value="false" xil_pn:valueState="default"/>
+    <property xil_pn:name="Implementation Top" xil_pn:value="Architecture|MultiMPITest|behavior" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Implementation Top File" xil_pn:value="../Core_MPI/MultiMPITest.vhd" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Implementation Top Instance Path" xil_pn:value="/mpi_test/uut" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Ignore Version Check" xil_pn:value="false" xil_pn:valueState="default"/>
+    <property xil_pn:name="Implementation Top" xil_pn:value="Architecture|test_tree_8x8|behavior" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Implementation Top File" xil_pn:value="../NOC/test_noc_tree.vhd" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Implementation Top Instance Path" xil_pn:value="/test_tree_8x8" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Include 'uselib Directive in Verilog File" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Include SIMPRIM Models in Verilog File" xil_pn:value="false" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Move First Flip-Flop Stage" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Move Last Flip-Flop Stage" xil_pn:value="true" xil_pn:valueState="default"/>
+    <property xil_pn:name="MultiBoot: Insert IPROG CMD in the Bitfile virtex7" xil_pn:value="Enable" xil_pn:valueState="default"/>
     <property xil_pn:name="Mux Extraction" xil_pn:value="Yes" xil_pn:valueState="default"/>
     <property xil_pn:name="Netlist Hierarchy" xil_pn:value="As Optimized" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Other XST Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Output Extended Identifiers" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Output File Name" xil_pn:value="MultiMPITest" xil_pn:valueState="default"/>
+    <property xil_pn:name="Output File Name" xil_pn:value="test_tree_8x8" xil_pn:valueState="default"/>
     <property xil_pn:name="Overwrite Compiled Libraries" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Overwrite Existing Symbol" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Pack I/O Registers into IOBs" xil_pn:value="Auto" xil_pn:valueState="default"/>
     <property xil_pn:name="Pack I/O Registers/Latches into IOBs" xil_pn:value="Off" xil_pn:valueState="default"/>
     <property xil_pn:name="Package" xil_pn:value="ffg1761" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Package" xil_pn:value="csg324" xil_pn:valueState="default"/>
     <property xil_pn:name="Perform Advanced Analysis" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Perform Advanced Analysis Post Trace" xil_pn:value="false" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Place &amp; Route Effort Level (Overall)" xil_pn:value="High" xil_pn:valueState="default"/>
     <property xil_pn:name="Place And Route Mode" xil_pn:value="Route Only" xil_pn:valueState="default"/>
+    <property xil_pn:name="Place MultiBoot Settings into Bitstream virtex7" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Placer Effort Level Map" xil_pn:value="High" xil_pn:valueState="default"/>
     <property xil_pn:name="Placer Extra Effort Map" xil_pn:value="None" xil_pn:valueState="default"/>
     <property xil_pn:name="Port to be used" xil_pn:value="Auto - default" xil_pn:valueState="default"/>
     <property xil_pn:name="Post Map Simulation Model Name" xil_pn:value="MultiMPITest_map.vhd" xil_pn:valueState="default"/>
     <property xil_pn:name="Post Place &amp; Route Simulation Model Name" xil_pn:value="MultiMPITest_timesim.vhd" xil_pn:valueState="default"/>
     <property xil_pn:name="Post Synthesis Simulation Model Name" xil_pn:value="MultiMPITest_synthesis.vhd" xil_pn:valueState="default"/>
     <property xil_pn:name="Post Translate Simulation Model Name" xil_pn:value="MultiMPITest_translate.vhd" xil_pn:valueState="default"/>
+    <property xil_pn:name="Post Map Simulation Model Name" xil_pn:value="test_tree_8x8_map.vhd" xil_pn:valueState="default"/>
+    <property xil_pn:name="Post Place &amp; Route Simulation Model Name" xil_pn:value="test_tree_8x8_timesim.vhd" xil_pn:valueState="default"/>
+    <property xil_pn:name="Post Synthesis Simulation Model Name" xil_pn:value="test_tree_8x8_synthesis.vhd" xil_pn:valueState="default"/>
+    <property xil_pn:name="Post Translate Simulation Model Name" xil_pn:value="test_tree_8x8_translate.vhd" xil_pn:valueState="default"/>
     <property xil_pn:name="Power Down Device if Over Safe Temperature" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Power Reduction Map virtex6" xil_pn:value="Off" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Rename Design Instance in Testbench File to" xil_pn:value="UUT" xil_pn:valueState="default"/>
     <property xil_pn:name="Rename Top Level Architecture To" xil_pn:value="Structure" xil_pn:valueState="default"/>
     <property xil_pn:name="Rename Top Level Entity to" xil_pn:value="MultiMPITest" xil_pn:valueState="default"/>
+    <property xil_pn:name="Rename Top Level Entity to" xil_pn:value="test_tree_8x8" xil_pn:valueState="default"/>
     <property xil_pn:name="Rename Top Level Module To" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Report Fastest Path(s) in Each Constraint" xil_pn:value="true" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Safe Implementation" xil_pn:value="No" xil_pn:valueState="default"/>
     <property xil_pn:name="Security" xil_pn:value="Enable Readback and Reconfiguration" xil_pn:valueState="default"/>
     <property xil_pn:name="Selected Module Instance Name" xil_pn:value="/mpi_test" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Selected Simulation Root Source Node Behavioral" xil_pn:value="work.mpi_test" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Selected Module Instance Name" xil_pn:value="/simu_tree" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Selected Simulation Root Source Node Behavioral" xil_pn:value="work.simu_tree" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Selected Simulation Root Source Node Post-Map" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Selected Simulation Root Source Node Post-Route" xil_pn:value="" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Specify 'define Macro Name and Value" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Specify Top Level Instance Names" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Specify Top Level Instance Names Behavioral" xil_pn:value="work.mpi_test" xil_pn:valueState="default"/>
+    <property xil_pn:name="Specify Top Level Instance Names Behavioral" xil_pn:value="work.simu_tree" xil_pn:valueState="default"/>
     <property xil_pn:name="Specify Top Level Instance Names Post-Map" xil_pn:value="Default" xil_pn:valueState="default"/>
     <property xil_pn:name="Specify Top Level Instance Names Post-Route" xil_pn:value="Default" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Synthesis Tool" xil_pn:value="XST (VHDL/Verilog)" xil_pn:valueState="default"/>
     <property xil_pn:name="Target Simulator" xil_pn:value="Modelsim-SE VHDL" xil_pn:valueState="default"/>
+    <property xil_pn:name="Target UCF File Name" xil_pn:value="pinloc.ucf" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Timing Mode Map" xil_pn:value="Performance Evaluation" xil_pn:valueState="default"/>
     <property xil_pn:name="Timing Mode Par" xil_pn:value="Performance Evaluation" xil_pn:valueState="default"/>
 …
     <property xil_pn:name="Use SPI Falling Edge" xil_pn:value="No" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Smart Guide" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Synchronous Reset" xil_pn:value="Auto" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Synchronous Set" xil_pn:value="Auto" xil_pn:valueState="default"/>
+    <property xil_pn:name="Use Synchronous Reset" xil_pn:value="Yes" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Use Synchronous Set" xil_pn:value="Yes" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Use Synthesis Constraints File" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="User Access Register Value" xil_pn:value="None" xil_pn:valueState="default"/>
 …
     <!-- The following properties are for internal use only. These should not be modified.-->
     <!--                                                                                  -->
     <property xil_pn:name="PROP_BehavioralSimTop" xil_pn:value="Architecture|mpi_test|behavior" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="PROP_BehavioralSimTop" xil_pn:value="Architecture|simu_tree|behavior" xil_pn:valueState="non-default"/>
     <property xil_pn:name="PROP_DesignName" xil_pn:value="Test_Timer" xil_pn:valueState="non-default"/>
     <property xil_pn:name="PROP_DevFamilyPMName" xil_pn:value="virtex7" xil_pn:valueState="default"/>
+    <property xil_pn:name="PROP_DevFamilyPMName" xil_pn:value="artix7" xil_pn:valueState="default"/>
     <property xil_pn:name="PROP_FPGAConfiguration" xil_pn:value="FPGAConfiguration" xil_pn:valueState="default"/>
     <property xil_pn:name="PROP_PostFitSimTop" xil_pn:value="" xil_pn:valueState="default"/>
 …
   </properties>
+  <bindings/>
+  <bindings>
+    <binding xil_pn:location="/MultiMPITest" xil_pn:name="Nexys4_Master.ucf"/>
+    <binding xil_pn:location="/test_tree_8x8" xil_pn:name="pinloc.ucf"/>
+  </bindings>
   <libraries>

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/Test_Timer/wave.do

-                      r112
+                      r139
 onerror {resume}
 quietly WaveActivateNextPane {} 0
+add wave -noupdate /mpi_test/clk
+add wave -noupdate /mpi_test/reset
+add wave -noupdate /mpi_test/result
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/setbit1/Ram_data_in
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/setbit1/Ram_data_out
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/sb_ram_rd
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/sb_ram_wr
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/ram_address
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/Ram_data_in
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/Ram_data_out
+add wave -noupdate /mpi_test/clk
+add wave -noupdate /mpi_test/reset
+add wave -noupdate /mpi_test/result
+add wave -noupdate /mpi_test/clk
+add wave -noupdate /mpi_test/reset
+add wave -noupdate /mpi_test/result
+add wave -noupdate /mpi_test/clk
+add wave -noupdate /mpi_test/reset
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/src_address
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/switch_port_in_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/switch_port_in_wr_en
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/dma_rd_grant
+add wave -noupdate /mpi_test/result
+add wave -noupdate /mpi_test/clk
+add wave -noupdate /mpi_test/reset
+add wave -noupdate /mpi_test/result
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/sb_ram_rd
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/sb_ram_wr
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/sb_whole
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/sb_done
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/sb_BitMask
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/sb_BitVal
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/ram_address
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/Ram_data_in
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/Ram_data_out
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/ram_rd
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/ram_wr
+add wave -noupdate /mpi_test/uut/PE_s(1)/S/HT_task/RunState
+add wave -noupdate /mpi_test/uut/PE_s(1)/S/HT_task/ct_state
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/ex1_state
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/switch_port_in_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/fifo_src
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/ex2_state
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/switch_port_out_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/Snd_Start
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX4_FSM/Snd_Start
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX4_FSM/stInit2
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX4_FSM/etcmd
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX4_FSM/etrec
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX4_FSM/port_out_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX4_FSM/port_out_data_available
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX4_FSM/snd_start_i
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/switch_port_in_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/n
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/switch_port_in_wr_en
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/fifo_data_out
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/p_len
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/fifo_rd_en
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/fifo_empty
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/ex2_state
+add wave -noupdate -radix unsigned /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/P_len
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/switch_port_out_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/switch_data_available
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX1_FSM/dest_address
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/P_len
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/n
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/ex2_state
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/setbit1/State
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/setbit1/Ram_data_in
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/setbit1/Ram_data_out
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/n
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/n_i
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/P_len
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/P_len_i
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/dma_wr_request
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/dma_wr_grant
+add wave -noupdate /mpi_test/result
+add wave -noupdate -expand -subitemconfig {/mpi_test/uut/PE_s(1)/S/HT_task/sram.O {-height 18 -childformat {{/mpi_test/uut/PE_s(1)/S/HT_task/sram.O.addr_wr -radix hexadecimal} {/mpi_test/uut/PE_s(1)/S/HT_task/sram.O.addr_rd -radix hexadecimal} {/mpi_test/uut/PE_s(1)/S/HT_task/sram.O.data_in -radix hexadecimal}} -expand} /mpi_test/uut/PE_s(1)/S/HT_task/sram.O.addr_wr {-height 18 -radix hexadecimal} /mpi_test/uut/PE_s(1)/S/HT_task/sram.O.addr_rd {-height 18 -radix hexadecimal} /mpi_test/uut/PE_s(1)/S/HT_task/sram.O.data_in {-height 18 -radix hexadecimal} /mpi_test/uut/PE_s(1)/S/HT_task/sram.I -expand} /mpi_test/uut/PE_s(1)/S/HT_task/sram
+add wave -noupdate /mpi_test/uut/PE_s(1)/S/HT_task/Libr
+add wave -noupdate /mpi_test/uut/PE_s(1)/S/HT_task/RunState
+add wave -noupdate /mpi_test/uut/PE_s(1)/S/HT_task/ct_state
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/HT_task/RunState
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/HT_task/ct_state
+add wave -noupdate -radix hexadecimal /mpi_test/uut/PE_s(2)/S/HT_task/sram.O.addr_rd
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/HT_task/sram.I.data_out
+add wave -noupdate -radix hexadecimal /mpi_test/uut/PE_s(2)/S/Ram8k8/addra
+add wave -noupdate -radix hexadecimal /mpi_test/uut/PE_s(2)/S/Ram8k8/addrb
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/Ram8k8/doutb
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/Ram8k8/dina
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/Ram8k8/wea(0)
+add wave -noupdate /mpi_test/uut/dyn_HT/PE_D(3)/D/HT_task/RunState
+add wave -noupdate /mpi_test/uut/dyn_HT/PE_D(4)/D/HT_task/RunState
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/ex2_state
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/GPost
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/Rec_WPost
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/Received_get
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/GPost_Set
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/Waited_Get(0)
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/GComp
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/ex2_state
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/switch_port_out_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/n
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/ex1_state
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/fifo_data_out
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX1_FSM/n
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/ram_address
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/dma_rd_grant
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/dma_wr_grant
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/dest_address
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/WBUSY
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/Rec_WPost
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/Received_get
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/Set_Wbusy
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/Waited_Get(0)
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/GPost
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/GComp
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(2)/hardmpi/MPI_CORE_EX2_FSM/GPost_Set
+add wave -noupdate -radix hexadecimal /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/switch_port_out_data
+add wave -noupdate /mpi_test/uut/Xbar/HCL_c(1)/hardmpi/MPI_CORE_EX2_FSM/switch_data_available
+add wave -noupdate /mpi_test/clk
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/Ram8k8/enb
+add wave -noupdate /mpi_test/uut/PE_s(2)/S/Ram8k8/wea(0)
+add wave -noupdate -radix binary /mpi_test/uut/PE_s(2)/S/Ram8k8/doutb
+add wave -noupdate -radix binary /mpi_test/uut/PE_s(2)/S/Ram8k8/dina
+add wave -noupdate -radix hexadecimal /mpi_test/uut/PE_s(2)/S/Ram8k8/addrb
+add wave -noupdate -radix hexadecimal /mpi_test/uut/PE_s(2)/S/Ram8k8/addra
+add wave -noupdate /simu_tree/reset
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/fifo_wr
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/wr_en
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/nib
+add wave -noupdate /simu_tree/sw
+add wave -noupdate /simu_tree/led
+add wave -noupdate /simu_tree/uut/etsnd3
+add wave -noupdate -radix hexadecimal /simu_tree/uut/PortIn(3)
+add wave -noupdate -radix hexadecimal /simu_tree/uut/PortIn(6)
+add wave -noupdate /simu_tree/uut/etsnd2
+add wave -noupdate -radix hexadecimal /simu_tree/uut/PortIn(2)
+add wave -noupdate /simu_tree/uut/etsnd1
+add wave -noupdate -radix hexadecimal -childformat {{/simu_tree/uut/PortIn(1)(15) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(14) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(13) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(12) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(11) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(10) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(9) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(8) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(7) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(6) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(5) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(4) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(3) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(2) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(1) -radix hexadecimal} {/simu_tree/uut/PortIn(1)(0) -radix hexadecimal}} -subitemconfig {/simu_tree/uut/PortIn(1)(15) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(14) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(13) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(12) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(11) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(10) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(9) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(8) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(7) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(6) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(5) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(4) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(3) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(2) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(1) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(1)(0) {-height 18 -radix hexadecimal}} /simu_tree/uut/PortIn(1)
+add wave -noupdate /simu_tree/uut/etrec
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT3_OUTPUT_PORT_MODULE/Et_store
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT3_OUTPUT_PORT_MODULE/wr_en
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT3_OUTPUT_PORT_MODULE/data_in
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT3_OUTPUT_PORT_MODULE/data_out
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT3_OUTPUT_PORT_MODULE/nib
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT3_OUTPUT_PORT_MODULE/fifo_in
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT3_OUTPUT_PORT_MODULE/fifo_wr
+add wave -noupdate /simu_tree/uut/etcmd
+add wave -noupdate -radix hexadecimal -childformat {{/simu_tree/uut/portOut(1) -radix hexadecimal} {/simu_tree/uut/portOut(2) -radix hexadecimal} {/simu_tree/uut/portOut(3) -radix hexadecimal} {/simu_tree/uut/portOut(4) -radix hexadecimal} {/simu_tree/uut/portOut(5) -radix hexadecimal} {/simu_tree/uut/portOut(6) -radix hexadecimal} {/simu_tree/uut/portOut(7) -radix hexadecimal} {/simu_tree/uut/portOut(8) -radix hexadecimal}} -expand -subitemconfig {/simu_tree/uut/portOut(1) {-height 18 -radix hexadecimal} /simu_tree/uut/portOut(2) {-height 18 -radix hexadecimal} /simu_tree/uut/portOut(3) {-height 18 -radix hexadecimal} /simu_tree/uut/portOut(4) {-height 18 -radix hexadecimal} /simu_tree/uut/portOut(5) {-height 18 -radix hexadecimal} /simu_tree/uut/portOut(6) {-height 18 -radix hexadecimal} /simu_tree/uut/portOut(7) {-height 18 -radix hexadecimal} /simu_tree/uut/portOut(8) {-height 18 -radix hexadecimal}} /simu_tree/uut/portOut
+add wave -noupdate /simu_tree/uut/data_available
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/pop_state
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/nib
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/fifo_read_signal
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/fifo_out_signal
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/fifo_out2
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/push_dout
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/data_out
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/pipeline_latch
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/pipeline_latch_en
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(2)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/data_out_pulse
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(1)/PORTx4_INPUT_PORT_MODULE/cmdstate
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/pop_state
+add wave -noupdate /simu_tree/clkm
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/fifo_out_signal
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/fifo_out2
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/push_dout
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/wrok
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/pipeline_latch
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/pipeline_latch_en
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(1)/PORTx4_INPUT_PORT_MODULE/cmd_data_signal
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(1)/PORTx4_INPUT_PORT_MODULE/data_out
+add wave -noupdate /simu_tree/uut/etcmd
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(3)/PORTx4_INPUT_PORT_MODULE/request_latch
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(3)/PORTx4_INPUT_PORT_MODULE/PORT_ID
+add wave -noupdate -radix hexadecimal /simu_tree/uut/PortIn(1)
+add wave -noupdate -radix hexadecimal /simu_tree/uut/portOut(1)
+add wave -noupdate /simu_tree/uut/cmd_in_en
+add wave -noupdate /simu_tree/uut/sorigport
+add wave -noupdate /simu_tree/uut/data_available
+add wave -noupdate -radix hexadecimal -childformat {{/simu_tree/uut/PortIn(1) -radix hexadecimal} {/simu_tree/uut/PortIn(2) -radix hexadecimal} {/simu_tree/uut/PortIn(3) -radix hexadecimal} {/simu_tree/uut/PortIn(4) -radix hexadecimal} {/simu_tree/uut/PortIn(5) -radix hexadecimal} {/simu_tree/uut/PortIn(6) -radix hexadecimal} {/simu_tree/uut/PortIn(7) -radix hexadecimal} {/simu_tree/uut/PortIn(8) -radix hexadecimal}} -expand -subitemconfig {/simu_tree/uut/PortIn(1) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(2) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(3) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(4) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(5) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(6) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(7) {-height 18 -radix hexadecimal} /simu_tree/uut/PortIn(8) {-height 18 -radix hexadecimal}} /simu_tree/uut/PortIn
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(3)/PORTx4_INPUT_PORT_MODULE/cmdstate
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(3)/PORTx4_INPUT_PORT_MODULE/cmd_data_signal
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(3)/PORTx4_INPUT_PORT_MODULE/cmd_data_out_pulse
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/Et_store
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/wr_en
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/data_in
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/fifo_in
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/fifo_wr
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/data_avalaible
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/port_out_switch5x5/PORT2_OUTPUT_PORT_MODULE/data_out
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/pop_state
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/fifo_out_signal
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/request_latch_en
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(2)/PORTx4_INPUT_PORT_MODULE/request_latch
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(4)/PORTx4_INPUT_PORT_MODULE/pop_state
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(4)/PORTx4_INPUT_PORT_MODULE/fifo_out_signal
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(4)/PORTx4_INPUT_PORT_MODULE/request_latch_en
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(4)/PORTx4_INPUT_PORT_MODULE/data_out_pulse
+add wave -noupdate -radix hexadecimal /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(4)/PORTx4_INPUT_PORT_MODULE/data_out
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(4)/PORTx4_INPUT_PORT_MODULE/request
+add wave -noupdate /simu_tree/uut/x1/NoC_tree1(1)/Noc_elt/switch4x4_7x7/switch_4x4_7x7(4)/PORTx4_INPUT_PORT_MODULE/request_latch
+add wave -noupdate /simu_tree/uut/x1/noc_data_out_en(10)
+add wave -noupdate /simu_tree/uut/x1/noc_data_out_en
+add wave -noupdate /simu_tree/uut/x1/noc_data_out_en(5)
+add wave -noupdate /simu_tree/uut/x1/noc_fifo_in_full(5)
+add wave -noupdate /simu_tree/uut/x1/noc_fifo_in_full(10)
+add wave -noupdate /simu_tree/uut/x1/tree_data_available(1)
+add wave -noupdate /simu_tree/uut/x1/tree_fifo_in_full(1)
+add wave -noupdate /simu_tree/uut/x1/noc_data_available(5)
+add wave -noupdate /simu_tree/uut/x1/noc_data_in_en
 TreeUpdate [SetDefaultTree]
 WaveRestoreCursors {{Cursor 1} {13042 ps} 0} {{Cursor 2} {31415000 ps} 0} {{Cursor 3} {100265000 ps} 0}
+WaveRestoreCursors {{Cursor 3} {6075000 ps} 0}
 quietly wave cursor active 1
 configure wave -namecolwidth 165
 …
 configure wave -timelineunits ns
 update
 WaveRestoreZoom {0 ps} {74096 ps}
+WaveRestoreZoom {6873500 ps} {6927711 ps}

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/mpi_test.vhd

-                      r105
+                      r139
          port (clkm : in std_logic;
                 reset : in std_logic;
                 result : out std_logic_vector(7 downto 0));
+                Led : out std_logic_vector(7 downto 0));
     END COMPONENT;
 …
                 clkm=>clk,
                 reset=>reset,
                 result=>result
+                led=>result
         );

Context Navigation

Legend:

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/CORE_MPI/MultiMPITest.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/CoreTypes.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/Crossbar.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/FIFO_256_FWFT.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/INPUT_PORT_MODULE.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/INPUT_PORT_MODULE.vhd.bak

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/OUTPUT_PORT_MODULE.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SCHEDULER3_3.VHD

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SCHEDULER5_5.VHD

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SCHEDULER9_9.VHD

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/SWITCH_GEN.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/Scheduler.vhd

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/NOC/Scheduler.vhd.bak

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/Test_Timer/Test_Timer.gise

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/Test_Timer/Test_Timer.xise

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/Test_Timer/wave.do

PROJECT_CORE_MPI/MPI_HCL/BRANCHES/v2.0/mpi_test.vhd

Download in other formats: